RISC-V Formal Verification Frameworkは、RISC-Vプロセッサの形式的検証を行うための包括的なフレームワークである。 このフレームワークは、RISC-V Formal Interface (RVFI)を中心として構築されており、SystemVerilog Assertions (SVA)を活用した形式的テストベンチを提供する。 riscv-formalの目的と意義 riscv-formalの主な目的は、RISC-Vプロセッサの機能的正確性を数学的に証明することである。 従来のシミュレーションベースの検証では、テストケースの網羅性に依存するため、バグの見落としが発生する可能性がある。 一方、形式的検証では、全ての可能な入力と状態遷移を数学的に検証することで、プロセッサの正確性を保証できる。 RISC-V Formal Interface (RVFI) の概
A language for hardcoding algorithms with pipelines and parallelism into FPGA hardware Quick links: To set up Silice, see the getting started guide. To see what can be done with Silice, check out the example projects (all are available in this repo). To start designing hardware, see learn Silice. Watch the introduction video on programming FPGAs with Silice (youtube). Watch the video on the IceV-d
XLS implements a High Level Synthesis toolchain that produces synthesizable designs (Verilog and SystemVerilog) from flexible, high-level descriptions of functionality. It is Apache 2 licensed. XLS (Accelerated HW Synthesis) aims to be the Software Development Kit (SDK) for the End of Moore's Law (EoML) era. In this "age of specialization", software and hardware engineers must do more co-design ac
FPGA design tutorial by SpinalHDL for embedded software engineers. 先日、SpinalHDL というハードウェア記述言語を簡単に紹介しました。最終的な目標は RISC-V を使って FPGA 上に SoC を設計実装することですが、目標が高すぎるのでハードルを下げます。まずは、VexRiscv を実装しているハードウェア記述言語 SpinalHDL を（少し）勉強し、簡単な論理回路を FPGA（具体的には TinyFPGA BX）上で動作させてみたいと思います。 少しだけ前書き（tl;dr;） 私は組込ソフトウェアの設計が専門で、HDL も FPGA も門外漢です。なぜいま FPGA か、というのは先日書きましたが、基本的な考えとしては、設計や実装には常に適切なツール、言語を利用したい、ということがあります。たとえば、最近流
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