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Exercice 1: Générateur de Parité: Enseignante: F. Ben Abdallah Filière / Classe: 1 Minds

Ce document présente trois exercices sur la synthèse de circuits numériques en VHDL. Le premier exercice décrit un générateur de parité à N bits. Le deuxième exercice concerne un circuit qui recopie un signal d'horloge sur un nombre défini de périodes. Le troisième exercice décrit un circuit de commande de portail automatique.

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Ce document présente trois exercices sur la synthèse de circuits numériques en VHDL. Le premier exercice décrit un générateur de parité à N bits. Le deuxième exercice concerne un circuit qui recopie un signal d'horloge sur un nombre défini de périodes. Le troisième exercice décrit un circuit de commande de portail automatique.

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TD4 Electronique Numérique Année universitaire 2023-2024

Enseignante : F. Ben Abdallah


ère
Filière / Classe : 1 MINDS

Exercice 1 : Générateur de parité


On se propose d’envisager une description VHDL d’un générateur de parité à N bits.
Un générateur de parité est une fonction qui retourne 1 si le nombre de bits à 1 dans un mot de N bits
est impair et 0 sinon. Ainsi pour quatre bits d’entrée, 1010 est pair (le bit de parité P4=0), alors que 1110
est impair (le bit de parité P4=1).

Exercice 2 : Train d’impulsions


On se propose de réaliser un circuit qui recopie le signal d’horloge d’entrée pour un nombre défini de
périodes. Ce circuit (train_impl) comporte une entrée d’horloge clk, deux entrées C et N, et une sortie S.
Le fonctionnement de ce circuit est comme suit :
- Si C=0 alors S=0,
- Si C=1 alors
 Si N=0 le signal d’horloge est recopiée sur deux périodes sur S,
 Si N=1 le signal d’horloge est recopiée sur trois périodes sur S.
Le chronogramme de la figure 1 illustre le fonctionnement de ce circuit.

Figure 1

1- Donner le diagramme d’état en machine de Moore décrivant le fonctionnement de train_impl.


2- Donner le code VHDL correspondant.
3- Donner le diagramme d’état en machine de Mealay décrivant le fonctionnement de train_impl.

Exercice 3 : Portail automatique


On se propose de réaliser un circuit de commande de portail automatique. On suppose que l’état du
portail est donné en entrée du système (entrées : F : Portail fermé ; O : Portail ouvert). Une entrée T
permet de commander l’ouverture ou la fermeture du portail. Une entrée Reset permet la Remise à
zéro asynchrone active à l’état bas et Clk est l’horloge du système
Les sorties du système sont : M : Fonctionnement Moteur ; S : sens.
Le fonctionnement du circuit est comme suit : Dans le cas où on appui sur la Télécommande (T= ‘1’)
deux cas de figures de présentent :
-si le Portail est fermé (F=’1’) alors ce dernier doit être commandé en ouverture (sens S=’1’) moteur=1
(M=’1’)
-Autrement, si le Portail est ouvert (O=’1’) fermeture (sens S=’0’) moteur=1 (M=’1’)

1) Donner le diagramme d’état en machine de Moore décrivant le fonctionnement ci-dessus.


2) Donner le code VHDL correspondant.

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