Module : Systèmes
Embarqués & Sécurité des
Systèmes à Carte à Puce
TP1 :ADDITIO
NNEUR
Rapport
JABARI KHAWLA
Objectif du TP
L'objectif de ce Travail Pratique est de concevoir, simuler, et mettre en œuvre un
additionneur 4 bits en utilisant le langage VHDL sur le logiciel de conception de
circuits numériques Quartus II. Cette activité offre une opportunité pratique
d'explorer les concepts fondamentaux de la conception de circuits numériques, de
la simulation, de la synthèse, et de la programmation de FPGA.
Un additionneur est un circuit fondamental en informatique, responsable de
l'addition de deux nombres binaires. Dans ce TP, nous allons créer un
additionneur 4 bits qui prendra deux entrées binaires de 4 bits (A et B) et produira
une sortie de 4 bits représentant la somme de ces deux nombres.
Logiciel utilisé
Quartus II est un logiciel de conception de circuits numériques développé par
Altera, désormais partie intégrante d'Intel. Il est largement utilisé pour la
conception, la simulation, la synthèse et la programmation de dispositifs
programmables tels que les FPGA (Field-Programmable Gate Array).
Les étapes du TP
Premièrement télécharger et installer le logiciel via le lien suivant :
[Link]
Ouvrir Quartus
Puis suivez les étapes suivantes
Puis on passe à créer un nouveau fichier VHDL
Puis on rédige le code VHDL
Explication du code
Ce code VHDL représente un demi-additionneur, un circuit logique combinatoire
utilisé pour additionner deux bits. Voici une explication des éléments clés :
Entity "addit" :
o Définit les ports de l'entité :
A, B : Entrées du demi-additionneur (bits à additionner).
S : Sortie représentant la somme des bits (A XOR B).
R : Sortie représentant la retenue générée par l'addition (A
AND B).
Architecture "Behavioral" :
o Utilise une structure de type "process" pour décrire le comportement
du demi-additionneur.
o À chaque changement d'état des entrées A ou B, le processus est
déclenché.
o S <= A XOR B; : La sortie S (Somme) est le résultat de l'opération
XOR entre A et B, générant la somme binaire sans retenue.
o R <= A AND B; : La sortie R (Retenue) est le résultat de l'opération
AND entre A et B, générant la retenue de l'addition.
Explication fonctionnelle :
La sortie S représente la somme binaire des bits A et B sans tenir compte
des retenues.
La sortie R représente la retenue générée lors de l'addition des bits A et B.
Puis on lance la compilation
Après avoir terminer la compilation on aura ce résultat
Maintenant on va passer le test-bench
On va créer un nv fichier comme suivant
On va passer à une nouvelle fenêtre comme suit
Maintenant on va respecter les étapes suivantes
On va essayer de lister les entrées et les sorties
Par la suite
Maintenant on lance la simulation
Voilà le résultat de simulation
Représentation RTL
