Liste des figures
Titre ou description Page
Figure I.1 : Système combinatoire. 02
Figure I.2 : Système séquentiel 02
Figure I.3 : chronogramme de fonctionnement de bascule RS. 04
Figure I.4 : Structure NAND de bascule RS 04
Figure I.5 : Structure NOR de bascule RS 05
Figure I.6 : chronogramme de bascule RSH 06
Figure I.7 : Schéma fonctionnel de bascule D 06
Figure I.8: Chronogramme de bascule D. 07
Figure I.10 : chronogramme de bascule JK. 08
Figure I.11 : Schéma fonctionnel de bascule T 08
Figure I.12 : Chronogramme de bascule T 09
Figure II.13. : Registre parallèle à 4 bits 10
Figure II.14. : Schéma fonctionnel du registre PIPO 11
Figure II.15 : schéma fonctionnel de registre SISO 11
Figure II.16. : registre de décalage à droite 12
Figure II.17: Registre de décalage à gauche. 12
Figure II.18: registre de décalage réversible. 13
Figure II.19. : Registre PISO. 13
Figure II.20. : Registre PISO réalisé par les bascules D 14
Figure II.21. : Registre SIPO 14
Figure II.22 : Registre SIPO réalisé par les bascules D. 14
Figure II.23: vue externe d un registre universel 15
Figure II.24 : détail d une cellule de registre universel 16
Figure II.25: bascule montée en diviseur par 2 17
Figure II.26 : Compteur asynchrone à cycle complet sur 3 bits 19
Figure II.27 : Schéma fonctionnel du compteur asynchrone 20
Figure II.28 : Chronogramme du compteur asynchrone 20
Figure II.28 : Schéma fonctionnel du compteur synchrone 23
Figure II.29 : chronogramme du compteur synchrone 24
Figure II.30 : Schéma et chronogramme du compteur synchrone incomplet 25
Figure II.31 : compteur programmable 26
Figure II.32 : cellule d un compteur programmable 27
Figure III.33 : structure de la mémoire 29
Figure III.34 : Schéma fonctionnel d une mémoire 29
Figure III.35 : Image d une barrette de mémoire RAM. 30
Figure III.36 : image de mémoire ROM 30
Figure III.37 : organisation d une mémoire 32
Figure III.38 : cycle de fonctionnement en mode écriture d une mémoire RAM 32
Figure III.39 : Construction d un espace mémoire 33
Figure III.40 : Extension d une mémoire 34
Figure IV.41: organisation d un système à microprocesseur 38
Figure IV.42 : schéma fonctionnel d un microprocesseur 39
Figure IV.43 : Hiérarchie de mémoires 40
Figure IV.44: architecture Von Neumann 42
Figure IV.45 : architecture Harvard. 42
Figure V.46 : Le microprocesseur de Marcian Hoff et Federico Faggin 44
Figure V.47 : Brochage du microprocesseur 46
Figure V.48 : architecture interne standard d un microprocesseur 46
Figure V.49 : Structure de l unité arithmétique et logique 47
Figure VI.50 : brochage du microprocesseur 8085 55
Figure VI.51 : Démultiplexage du bus d adresses/ données 56
Figure VI.52 : Structure interne du microprocesseur 2085 59
Figure VII.53 : microprocesseur et interfaces 68
Figure VII.54 : Brochage d interface 8255 69
Figure VII.55 : Modes de programmation de l interface 8255 71
Figure VII.56 : modes d interface série 74
Figure VII.57 : Brochage de l interface série 8250 75
Figure VII.58 : topologie d un réseau USB 78
Figure VII.59 : Exemple d'application du 8255A en mode 0 en entrée et en sortie 78
Figure VIII.60 : Interconnexion microprocesseur-interface 80
Figure VIII.61 : la demande d interruption 81
Figure VIII.62 : Brochage du contrôleur 8259A 87
Figure VIII.63 : architecture interne du contrôleur 8259A 88
