FPGA前仿真如何实现自动化

FPGA前仿真如何实现自动化？
背景：比如说有个verilog写的module需要我仿真，然后我在modelsim上去运行仿真，我怎么实现以下功能
需求1：自动的例化出一个tb
需求2：如何通过脚本来配置tb中的一些参数，就是把参数的端口做成一个接口，供外部去修改。就是个API
需求3：tb文件的激励，怎么实现将激励做成信源库的方式供tb调用
总体意思就是尽可能的使用脚本或者工具，实现自动化的仿真和输出结果。
或者说有没有类似成熟的工具可以使用。