千兆数据接收，HDMI显示设计（一）——RGMⅡ接口、IDDR源语、PHY芯片的使用

目录

一、概述

二、PHY芯片配置

三、IDDR源语 

四、设计实现

一、概述

1. 本设计通过PC机将数据通过千兆以太网发送到FPGA，由于PHY传到FPGA的数据是双沿数据，而FPGA处理数据一般为单沿数据，所以需要使用IDDR源语将双沿数据转化为单沿数据，然后将数据进行处理储存，流程图如图1-1所示。

2.FPGA处理处理数据使用的是晶振产生时钟，而PHY传来的数据是已经经过IDDR源语处理转化为单沿的数据都是和PHY的时钟同步的，所以我们如果想使用FPGA的时钟作为后续数据处理的时钟，就要经过跨时钟域处理。

二、PHY芯片配置

1.本项目使用的网卡芯片是VITESSE VSC8601网卡芯片，该芯片与电脑和FPGA板卡的通信必须遵循RGM协议。

2. 这里我们通过配置PHY Adress来将芯片配置成设计想要的状态，结合PHY芯片的硬件原理图，查看CMODE Pin对应电阻值，再结合芯片手册，查看电阻值对应的Bit值，根据Bit值即可得到PHY配置的模式。

得出，该芯片的复位信号需要在上电保持一段时间后才可将复位信号拉高，这里skew需要保持至少4ms，完成PHY芯片的初始化设置。

3.工作时序：

  （1）本设计的传输速率选择1000Mbps，其对应的时钟信号为125MHz，PHY芯片与FPGA交互的端口有发射端、接收端和复位端口。发射端和接收端分别有6个引脚与FPGA相连，一个时钟引脚，一个数据控制使能引脚，4个数据引脚，带宽为125X4=500Mbps，达不到1000Mbps，所以我们采用双沿采样。

  （2）时序图如图2-1所示，在上升沿对应数据为RXD[3:0]和RXDV，在下降沿对应数据为RXD[7:4]和RXERRO。

三、IDDR源语 

1.如图3-1为接口介绍，D为数据输入，CE为工作使能，我们在设计时一直拉高使能信号即可。

2.如图3-2 为本设计选择的SAME_EDGE_PIPELINED工作模式， 选择该模式是因为数据输出的是对其的，没有发生错位，后续数据读取更不容易出错。因为时钟的上升沿和下降沿各对应一个数据，那么千兆以太网数据传输：0bit和4bit是一组，1bit和5bit是一组，2bit和6bit是一组，3bit和7bit是一组。

3. 由图3-2可以看出，我们采集数据时候虽然在数据的中间，但是数据在经过走线，可能会有延迟，所以为了安全起见，我们将PHY传来的时钟相移90°，来作为数据和使能的采样时钟。 

4. 该模块需要用到两个IDDR源语，一组用于产生数据，另一个用于产生使能信号。

四、设计实现

 1. 如图4-1为本设计的框图，根据上面的设计思路、设计要求，书写verilog代码实现设计功能。