2401_85564939的博客

原创 【verilog】[HDLbits] //Circuits://Sequential Logica://＜Shift Registers＞+＜ more circuts ＞

因为always语句描述组合逻辑时要用阻塞赋值，逻辑综合器生成电路时，代码是顺序执行的，所以后面的赋值会覆盖前面的赋值。跟参考答案相比，显得很累赘。可以直接用一个4位的寄存器型变量来存储每个寄存器的输出，且寄存器都是同步的，一个always就可以描述出行为，不用先建立模块再实例化了。中间那一段 always 的begin里，第一句q_next里就包含了q_next[4]和q_next[2],写得太麻烦了，没有充分理解“移位寄存器”的特性，没有与Verilog语法规则充分结合起来。