[DRAM Test]Memory Initialization,Training and Calibration of LPDDR4/4X

Memory Initialization：内存初始化

training：训练

calibration：校准

Write Leveling 的training过程

所谓Write Leveling，即MC(Memory Controller)通过调节发出DQS的时间，来让各个DIE的DQS和CLK对齐，起到补偿skew的作用。
 总而言之，Write leveling作为业界标准解决方案，来解决PCB布线造成的时序问题。

在JESD209-4B LPDDR4 spec的table 27中(如下表)，tQDSS描述为 Write command to 1st DQS latching. 其实和上述同一个意思, 它必须在0.75~1.25个cycle之间，如果违背了就可能造成错误数据写入DDR中。

2. DDR布线拓扑结构
 基本分为T型和fly-by, DDR3之前因为频率低，都是T型，DDR3开始在超过1Ghz时钟后，T型结构的眼图很差，而采用fly-by既可以节省布线空间，还可以改善信号完整性。
 在4个die以下时，T型和fly-by的差别不大，但超过四个die时，fly-by的优势比较明显。<