PCB设计中晶振布局走线

晶振布局布线是保障时钟信号稳定的关键，需重点考虑： 热管理：远离发热元件（≥3mm），必要时采用TCXO或散热设计； 抗干扰：靠近主芯片（≤10mm），包地处理（闭合地环+密集地孔），避免噪声源； 布线规范：信号线等长（误差≤50mil）、无过孔，负载电容紧贴引脚； 电源与接地：独立滤波供电，单点接地，保持地平面完整； 结构防护：避免机械应力，高频场景可选用基频+倍频方案。优化后温漂和EMI显著改善。

晶振相当于单片机的心脏，所以要重视晶振的位置以及布线。，并且晶振下面不要走线，把滤波电容放在晶振的正下方过线，，点击两个焊盘后连接。

对于晶振电路，我们需要从几个方面考虑设计： 降低寄生电容的不确定性 降低温度的不确定性 减少对其他电路的干扰设计注意点：1. 晶振尽量靠近芯片，保证线路尽量短，防止线路过长导致串扰以及寄生电容。2. 晶振周围打地孔做包地处理。3. 晶振底部不要走信号线，尤其是其他高频时钟线。4. 负载电容的回流地要短。5. 走线时先经过电容再进入晶振。贴片无源晶振及有源晶振的走线方式：两脚贴片无源晶振 6. 封装较大，可从晶振中间出线。 7. 如果有测试点，使stub尽量短。 8. 走线可以走成假

转自：https://blog.csdn.net/zhouml_msn/article/details/105056034 一、电源线 宽度：最大工作电流要求宽度 X 3倍 以树枝状铺开,不要环状铺开 压降: 宽度\长度\温度三个要素,有计算工具.二、地线 模、数单独接地 路线：无限循环。以减少不同地的压差三、信号线 3W原则：线中至线中3倍线宽 50mil以上距离平行电源线 3种元件远离：晶振、电感、电磁 上下层垂直四、晶振 失败案例： 线宽 > 8mil,越宽越好 线长尽量相...

若想查看无源晶振和有源晶振的布线规则，请直接跳至第4、5节 1、晶体单元的特性取决于切割工艺，主要有三种： 3.1、音叉型（Turning Fork）：频率主要是KHz级，比如32.768KHz； 3.2、AT-Cut型：频率主要是MHz，比如12MHz、26MHz、125MHz； 3.3、SAW型：频率为百MHz、甚至GHz。 2、晶体振荡单元（无源晶振）电路的评估：频率匹配、振荡裕度、激...

最后，我们在板子的空白处打上适量的GND过孔，使顶层GND铜皮和底层GND铜皮的电容效应减少，降低GND的阻抗，增强整个板子的抗干扰能力。给整个板子铺铜（当然，如果怕GND有连接遗漏的也可以先把GND全部连好，再铺铜，但是一般板子连完线后都要做DRC检查的，有GND遗漏的都能检测出来，所以我个人是习惯直接铺GND铜）再把各个排针的线连一下，其中右下角的5V电源线为了能让排针的线能走过来，直接换到底层，所以PCB走线的常态就是：走的过程中不断的调整，不断的完善，没有最好，只有更好！

B，从EMC的角度来分析：从PCB布局可以看出，如果晶体正好布置在了PCB边缘，当产品放置与辐射发射的测试环境中时，被测产品的高速器件与实验室中参考接地会形成一定的容性耦合，产生寄生电容，导致出现共模辐射，寄生电容越大，共模辐射越强；PCB中间的晶振与参考接地板之间的电场分布示意图从图中可以看出，当晶振布置在PCB中间，或离PCB边缘较远时，由于PCB中工作地（GND）平面的存在，使大部分的电场控制在晶振与工作地之间，即在PCB内部，分布到参考接地板去的电场大大减小，导致辐射发射就降低了。

3.晶体的一对线要走成类差分的形式，线尽量短、且要加粗并进行包地处理，且包地线或者铜皮要打屏蔽地孔，防信号干扰。6.和 IC 布在同一层面，这样可以少打孔。7.走线要加粗，通常 8~12mil。5.电路下面不能进行其他线路走线。8.可外加测试点便于测试（可选）2.走线间距大于等于3倍线宽。1.整体电路尽量靠近电源。

PCB模块化布局系列之时钟电路设计（晶振、晶体） 一、晶体 在一个电路系统中， 时钟是必不可少的 一部分。如人的心脏的作用，如果电路系统的时钟出错了，系统就会发生紊乱，因此在PCB 中设计，一个好的时钟电路是非常必要的。我们常用的时钟电路有：晶体、晶振、分配器。有些IC 用的时钟可能是由主芯片产生的，但追根溯源， 还是由上述三者之一产生的。 1，引脚尽量与芯片距离近，防止受到其他信号干扰。当然也防止它干扰别的线路，因为它是信号源。 2，尽量选择铁壳晶振，其抗干扰能力强些。 3，晶振下面所有层不能走线，并铺G

1.晶振走线在TOP层50欧姆，顶层挖开GND，晶振模块远离其他器件 2.晶体模块下面第二层挖开，第三层铺完整GND; 3.走线仅可能短，两根线尽量等长且尽量紧密耦合； 4.将负载电容和反馈电阻放置在晶体附近，以减少寄生参数的影响。 5.不要将信号轨迹穿过晶体和平面下面的区域。 ...

目录 晶振为什么要加电容？ 晶振需要配多大电容？ 晶振与整体电路之间的匹配 为什么在晶振上并电阻？ 晶振旁的电阻（并联与串联） 并联M级电阻作用： 两个芯片能否共用一个24MHz的有源晶振 时钟电源滤波电路 晶振检查方法 晶振为什么不能放置在PCB边缘？ 正在上传…重新上传取消 这样说很多人一定要晕掉，实际晶振就是输出间隔一样的一段段的水柱，或者你按照固定间隔打鼓敲锣，听到的响声的样子。如果有机械手表放到耳朵上听听踏踏踏的声音。 这就是晶振输出的时钟节拍。 正在上传…