HDLBits学习笔记——exams/ece241_2013_q2

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#学习 #fpga开发

于 2022-05-17 17:35:31 首次发布

本文解析了一个4输入数字系统如何通过SOP和POS形式表示逻辑输出，详细介绍了如何从真值表推导出out_sop=cd+~a~bc和out_pos=c(&~a+b)(&~b+d)，并提供了相应的Verilog模块实现。

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题目：

A single-output digital system with four inputs (a,b,c,d) generates a logic-1 when 2, 7, or 15 appears on the inputs, and a logic-0 when 0, 1, 4, 5, 6, 9, 10, 13, or 14 appears. The input conditions for the numbers 3, 8, 11, and 12 never occur in this system. For example, 7 corresponds to a,b,c,d being set to 0,1,1,1, respectively.

Determine the output out_sop in minimum SOP form, and the output out_pos in minimum POS form.

题目给出了一个4输入单输出系统的真值表。

ab\cd	00	01	11	10
00	0	0	X	1
01	0	0	1	0
11	X	0	1	0
10	X	0	X	0

要求以最小SOP输出out_sop,以最小POS输出out_pos。

从真值表到标准式

SOP标准式：找出真值表中所有输出为1的表项，按照输入的情况，为1用变量表示，为0则用反变量表示，得出若干乘积项，然后求和。
POS标准式：找出真值表中所有输出为0的表项，按照输入的情况，为1用反变量表示，为0则用原变量表示，得出若干求和项，然后求积。

不难得到

out_sop = cd+~a~bc;

out_pos = c(~a+b)(~b+d);

module top_module (
    input a,
    input b,
    input c,
    input d,
    output out_sop,
    output out_pos
); 
    assign out_sop = (c&d) | (~a&~b&c);
    assign out_pos = c&(~a|d)&(~b|d);
endmodule