VHDL常用语法

std_logic

长度为1的逻辑类型；
有以下九种状态：‘U’（未初始化），‘X’（不确定），‘0’（0），‘1’（1），‘Z’（高阻），‘W’（弱信号不确定），‘L’（弱信号0），‘H’（弱信号1），‘-’（不可能的情况）

 clk	 : in     std_logic

std_logic_vector

用于表示数字或逻辑向量。
一个包含多个元素的向量，每个元素可以是VHDL中的标准逻辑值（std_logic），例如’0’，‘1’，‘Z’或’X’
定义的是长度大于1的变量，需要确定赋值方向，比如从第0位开始（n downto 0）或者从第0位结束（0 downto n）
能够灵活地表示多位数字或逻辑值

 num	: out	std_logic_vector(31 downto 0)

signal

在VHDL编程语言中，signal是一种特殊的数据类型，用于在不同的并发进程之间进行通信和交互。signal主要用于定义、赋值、连接、触发和延迟等操作，以实现数据传递和控制信号的交互。
signal的声明语法如下：

signal signal_name : type;

其中，signal_name是你想要声明的信号的名字，type是信号的数据类型。例如，你可以声明一个名为clk的标准逻辑信号，如下所示：

signal clk : std_logic;

signal的赋值语法如下：

signal_name <= expression;

其中，expression是要赋给signal_name的值。例如，你可以将clk信号赋值为’1’，如下所示：

clk <= '1';

sig