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RSS订阅转载 科普：一文了解LDO
分压取样电路---通过电阻R1和R2对输出电压进行采集，误差放大电路---将采集的电压输入到比较器反向输入端，与正向输入端的基准电压（也就是期望输出的电压）进行比较，再将比较结果进行放大，晶体管调整电路---把这个放大后的信号输出到晶体管的控制极（也就是PMOS管的栅极或者PNP型三极管的基极），从而这个放大后的信号（电流）就可以控制晶体管的导通电压了，这就是一个负反馈调节回路。当输出电压与基准电压相差较大的时候，比较器输出信号变强，从而晶体管压降变小，输出电压变小，从而基准电压与输出电压变得更加接近。
2025-06-30 13:30:46
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转载 为什么芯片有多个不同的供电电压？
电压是由制造工艺决定的，越是制成线宽小的工艺，能承受的电压越低，同时寄生电容也更小，使得同频率下单管功耗更低。如果电压太高，意味着制程必须要高很多，如果想5V供电，需要1微米的制程才可以，太小的话，容易击穿，导致损坏。实际上，上面公式里的P只是动态能耗，主要关注占比90%的Dynamic Power，造成Dynamic Power的原因是寄生负载电容的充放电。开关切换的速度f决定了计算机的性能。：随着制造工艺的进步，晶体管的特征尺寸越来越小，这允许芯片在更低的电压下工作，同时减少热效应和提高集成度。
2025-06-30 13:30:46
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转载 趣味动图-解读网络原理！
现实情况就是，除了台式机，你最常用的就是移动设备了，手机，移动笔记本，平板电脑这些设备大都不需要使用线缆，也同样可以实现网络连接，这就是通过所谓的「无线连接技术（Wi-Fi）」，来实现的。举个例子，假如有一家跨国公司在悉尼和墨尔本都有分公司，你在悉尼的办公室分享了数据，在墨尔本的办公室想要获取这些数据，在这个过程中，你就需要联系服务提供商来帮助，来实现远距离数据的交互。对于「交换机」，普通的家庭用户可能鲜有耳闻，那是因为，你通常把线缆直接接到光猫或路由器上了，毕竟，你家中的网络设备相对较少。
2025-06-30 13:30:00
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转载 Verilog HDL 变量 memory型
在这里，reg[n-1:0]定义了存储器中每一个存储单元的大小，即该存储单元是一个n位的寄存器。储器名后的[m-1:0]或[m:1]则定义了该存储器中有多少个这样的寄存器。这个例子定义了一个名为mema的存储器，该存储器有256个8位的存储器。一个n位的寄存器可以在一条赋值语句里进行赋值，而一个完整的存储器则不行。进行寻址的地址索引可以是表达式，这样就可以对存储器中的不同单元进行操作。//一个n位的寄存器。reg [n-1:0] 存储器名[m-1:0]；或 reg [n-1:0] 存储器名[m:1]；
2025-06-30 13:30:00
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转载 下半年半导体市场展望
中国面临的惩罚最为严厉，部分类别的关税甚至可能高达145%——不过，在各国就更实质性的协议进行谈判期间，这一高额关税已被下调。多年来，每辆车所需的半导体数量一直在快速增长，这一趋势在2020年和2021年疫情导致的芯片短缺期间尤为明显，当时许多制造商的汽车生产陷入停滞。到 2025 年，DDR4 的供应紧张局面可能会加剧，尤其是在小型供应商努力填补空缺的情况下。根据Gartner 2025 年第一季度的预测，全球半导体市场正处于历史性的发展轨迹中，预计到 2030 年，年收入将超过 1 万亿美元。
2025-06-27 13:30:20
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转载 一次性讲透彻什么是基站？
为什么会用美化树，美化罩，射灯等天线？最后，机房空间狭小密闭，通风往往不好，BBU，电源，传输设备工作起来都要源源不断地散发热量，这些热量聚集起来导致温度升高，就像人发烧了一样，会使我的大脑——BBU工作异常。室内的信号覆盖一直是一个很头大的问题，基站一般都建在楼顶啊之类的高处，人一旦进了楼里，手机就容易没有信号，尤其是地下室、停车场、还有电梯（标准的铁箱子，屏蔽效果妥妥的）对了，在5G时代，同一个基站下，如果互相通信，基站将不再传输他们之间的数据，仅发送一个匹配控制信号，让这两部手机，自己互相传输信号。
2025-06-26 13:30:17
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转载 嵌入式与FPGA工作技能要求、技术路线及前景
理解微控制器（MCU，如STM32、PIC）、微处理器（MPU，如ARM Cortex系列）的架构和工作原理；熟悉外设（如GPIO、UART、I2C、SPI、ADC等）的使用。声明：我们尊重原创，也注重分享；：学习基础的MCU开发，使用开发板（如Arduino、STM32）完成简单项目（如LED控制、传感器数据采集）。：熟练使用调试工具（JTAG、SWD、逻辑分析仪）和开发环境（Keil、IAR、VS Code等）。：SoC FPGA开发（结合ARM核，如Zynq）、高性能计算（HPC）、5G信号处理。
2025-06-25 13:30:58
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转载 深度|不是所有的SerDes都叫GMSL
更神奇的是，这个过程，是它自动完成的。你知道吗，在PCB板上，当走线长度和信号波长在一个数量级时，这根走线就能变身成“天线”了，这种情况下，咱在《电路分析》中学到的经典基带电路模型，也就不完全适用了（其实数字领域，也有很多类似的情况，比如经典降噪算法的软肋，有机会细聊）。SERDES芯片和连接器之间，自然也是越近越好，一般建议<5cm（或插损<1.2dB），当然，这也不是死规矩，只是考虑到，全链路的总裕量是有限的，如果板级设计尽量完美，那咱就能够留更多裕量，去对抗“长线缆”和复杂的“外界环境”了。
2025-06-24 13:30:21
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转载 一个工程师有关FPGA项目的感言
一旦出现timing-error必须通过各种途径消除error，因为error的存在，意味着时钟同步的大前提已经被破坏，这时，simulation取得的结果和FPGA是不等价的，继续测试也毫无意义了。如前所述，FPGA内部如果timing没有问题的话，一般和仿真结果是一致的，问题是外部的接口，包括cable连线等，不在我们确切控制的范围内，比如其延时特性在40Mhz下仍然正常，但是在80Mhz时可能出现不可预料的情况。但是这对项目来说是不行的，所以测试，verification，一定要旁人来做。
2025-06-23 13:30:58
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转载 爆肝整理！一文搞懂AXI总线协议的前世今生，必看！
作为Arm家AMBA总线家族的"顶流"，它可是SoC里设备通信的"社交天花板"，从手机芯片到AI加速器都离不了它——赶紧搬好小板凳，今天咱就来一场AXI的"逆袭爽剧"！AXI3一登场，就靠"非一致性总线"特性在芯片圈刷了波存在感，虽然现在看有点"初代目"的青涩，但已经奠定了"点对点通信"的基本盘，妥妥的"潜力股"！AXI3的"写数据交织"等"鸡肋"功能砍掉，还支持超长事务，效率直接拉满，非一致性总线界的"卷王"就是它！AXI，和外围设备唠嗑就用它，主打一个"轻量级沟通"，小场面轻松拿捏！
2025-06-20 13:30:53
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转载 从仿真器的角度理解Verilog语言
要想深入理解Verilog就必须正视Verilog语言同时具备硬件特性和软件特性。在当下的教学过程中，教师和教材都过于强调Verilog语言的硬件特性和可综合特性。将Verilog语言的行为级语法只作为语法设定来介绍，忽略了Verilog语言的软件特性和仿真特性。使得初学者无法理解Verilog语言在行为级语法（过程块、赋值和延迟）背后隐藏的设计思想。本文尝试从仿真器的角度对Verilog语言的语法规则进行一番解读。“精分”的Verilog语言在集成电路的设计流程中，Verilog源文件有两个主要作用：综合
2025-06-20 13:30:53
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转载 综述：图像滤波常用算法实现及原理解析
高斯滤波的滤波核的意义是，滤波后的像素值等于窗口内的像素值的加权平均值，权值系数是符合高斯分布，距离该点越近，权值越大。中值滤波器的效果受滤波窗口尺寸的影响较大，在消除噪声和保护图像的细节存在着矛盾：滤波窗口较小，则能很好的保护图像中的某些细节，但对噪声的过滤效果就不是很好，因为实际中的噪声不可能只占一个像素位置；反之，噪声的出现的概率较高，则需要增大滤波器的窗口尺寸，这也符合种中值滤波器的特点：噪声点比较多时，需要更大的滤波器窗口尺寸。常规的中值滤波器，在噪声的密度不是很大的情况下，效果不错。
2025-06-19 13:31:09
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转载 15张图解析 Git 各种用法，一目了然！
当给定某个文件名（或者打开-p选项，或者文件名和-p选项同时打开）时，git会从指定的提交中拷贝文件到暂存区域和工作目录。提交时，git用暂存区域的文件创建一个新的提交，并把此时的节点设为父节点。标识会移动到那个分支（也就是说，我们“切换”到那个分支了），然后暂存区域和工作目录中的内容会和。然而，当提交操作涉及到“分离的HEAD”时，其行为会略有不同，详情见在下面。git会使用与当前提交相同的父节点进行一次新提交，旧的提交会被取消。（这是一个标签，而非分支名），编译，安装，然后切换回另一个分支，比如说。
2025-06-19 13:31:09
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转载 【Vivado那些事】Xilinx FPGA普通IO能不能直接接入PLL作为时钟输入
普通IO可以通过BUFG再连到PLL的时钟输入上,但要修改PLL的设置 input clk的选项中要选择"No Buffer";文章转自：https://suisuisi.blog.csdn.net/article/details/112854131。链接：https://pan.baidu.com/s/1E2uZbeIGh8R8FaDUQ6XVFg。*声明：本文于网络整理，版权归原作者所有，如来源信息有误或侵犯权益，请联系我们删除或授权事宜。普通IO不能直接作PLL的时钟输入,专用时钟管脚可以;
2025-06-18 13:30:58
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转载 FPGA上板调试方式总结
Setup Debug:由于这种Debug方式是将Debug信息写入XDC文件的方式，vivado提示我们需要更新XDC文件，可以选择覆盖overwite现有的XDC文件，该选项并不会删除我们现有的XDC文件约束，而是将Debug信息添加在XDC约束后面，实际操作中会发现，并不是完全将新的ILA约束信息，添加在原有XDC文件之后，而是以vivado自己的方式，重新写我们的约束文件，即如果我们有重要的约束信息，建议新增XDC文件save constraints as。声明：我们尊重原创，也注重分享；
2025-06-18 13:30:58
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转载 为什么图像处理如此困难
在某种程度上，我们可以这样说，但仅适用于狭窄和简单的用例（例如，在空的白板上放置红色勺子），而不是一般的计算机视觉（例如，在所有可能的场景中找到一把红色的勺子，就像一个大盒子满了五颜六色的玩具）。另外，在图像压缩的过程中会对图像降低像素或者变换操作，而这样的图片对于人来说可以轻松的识别，而对于计算机，如果不告诉它压缩变换的操作，它会当作压缩后的图像为原图像进行识别，从而产生错误。他们不了解我们的世界，不了解其中固有的复杂性，以及我们在数千年的进化中创造的众多工具，商品，设备等。下图显示的是一个凌乱的房间。
2025-06-17 13:30:27
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转载 Verilog会被淘汰吗？
还有一点，要明白，语言切换的成本是非常高的，而且风险更高。相比于个人担心Verilog过时而被行业淘汰，公司更担心新的语言带来未知的风险，而且设计公司的研发体系中，开发脚本和各种ip库以及各种EDA工具，都是基于Verilog的，他们的数量和规模与Verilog相比可能是几何倍数的关系，切换成本太高。每一行代码背后实际上是逻辑在支撑，都会被综合器转换成实际电路，Verilog仅仅只是我们设计师描述这个逻辑和电路的一个工具而已，也仅此而已。真实的电路是啥样，你就得准确的描述出来。本质是对电路进行描述。
2025-06-17 13:30:27
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转载 规范的重要性：verilog学习五点经验分享
比如一个32位的计数器，该计数器的进位链很长，必然会降低工作频率，我们可以将其分割成4位和8位的计数，每当4位的计数器计到15后触发一次8位的计数器，这样就实现了计数器的切。上面我们讲了可以通过加约束来提高工作频率，但是我们在做设计之初可万万不可将提高工作频率的美好愿望寄托在加约束上，我们要通过合理的设计去避免出现大的组合逻辑，从而提高电路的工作频率，这才能增强设计的可移植性，才可以使得我们的设计在移植到另一同等速度级别的芯片时还能使用。面的能力也是有限的，比如目前它还不支持数组。
2025-06-16 13:30:42
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转载 FPGA千兆以太网UDP收发状态机实现
当trig_tx_en信号为高电平时，进入CHECK_SUM状态，在这个状态进行IP_UDP校验,当计数器cnt计数到3的时候，跳转到下一个状态，PACKET_HEAD，在这这个状态下进行以太网帧头的发送。当add_cnt和data_cnt两者相加的值等于send_data_len-1时，状态跳转到CRC状态，在此状态接受四个字节的crc校验数据，cnt等于3时，跳转到IDLE状态，至此一帧的以太网数据发送完成。eth_tx_data:发送的数据，单位是字节。send_data:发送的数据，位宽为32位。
2025-06-16 13:30:42
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转载 Vivado2025.1已发布，可供下载
新的寻址 GUI，用于自动对 Versal Prime 系列 Gen 2 和 Versal AI Edge 系列 Gen 2 设备的等效地址空间进行分组。全新 AXI Switch IP：完全可定制的基于 RTL 的 IP，可作为不同 AXI 接口类型和宽度之间的桥梁。校准偏斜校正：启用校准偏斜补偿的选项，以最大限度地减少仅适用于 Versal SSIT 设备的局部和全局偏斜。Versal Prime 系列 Gen 2 和 Versal AI Edge 系列 Gen 2 设备的默认流程。
2025-06-12 13:30:21
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转载 FPGA远程更新设计详解
如果FPGA板卡使用的是主动配置模式，由于Flash的读写只能通过FPGA来实现，同时JTAG直接更新FPGA镜像可能无法满足要求（比如不能每次上下电都需要用JTAG配置一次），那么设计一个主动模式的远程更新方案就很重要的。此时，即便系统中有MCU或者上位机，但是由于Flash只能被FPGA控制，所以MCU/上位机更多的是作为数据通信来发送FPGA配置数据，而更新Flash的步骤依然需要FPGA来实现。更新Flash之后，在合适的时间触发FPGA的重新配置，配置过程中更新的镜像数据会送往FPGA进行加载；
2025-06-11 13:30:50
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转载 基于FPGA的数字识别-实时视频处理的定点卷积神经网络实现
使用简单类型的激活，如RELU（线性整流函数（Rectified Linear Unit, ReLU），又称修正线性单元），因为其他激活，如Sigmoid和Tahn，包含除法、求幂和其他难以在硬件中实现的运算；CNN的体系一直在发展（也就是为什么ASIC没有批量生产，还用FPGA验证一些CNN最新的算法），但是本质仍然是一样，因为我们使用的FPGA是一个入门型的，所以我们也不用最新的CNN。MNIST图像是深色背景上的浅色数字，与来自摄像头的图像相反（下图中A来自MINIST，B来自普通的相机）；
2025-06-10 13:30:52
38
转载 基于FPGA的神经网络的预测过程的实现
本文的目的是在一个神经网络已经通过python或者MATLAB训练好的神经网络模型，将训练好的模型的权重和偏置文件以TXT文件格式导出，然后通过python程序将txt文件转化为coe文件，（coe文件是为了将其写入rom，网络中的权重和偏置通过读取ROM即可，后续需要修改输入其他特征值，只需要修改input的rom里面的coe文件即可）。其中sigmoid函数是本次实验最大的难点，因为sigmoid函数的值是在0-1之间的小数，其值越大，说明该模型的输出是该结果的几率越大。想要了解FPGA吗？
2025-06-09 13:55:32
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转载 FPGA 40周年！
然而，越来越多的AI处理正在边缘端进行。相比之下，如今最先进的基于AMD FPGA的设备，如Versal Premium VP1902，则集成了1380亿个晶体管、1850万个逻辑单元、2654个I/O块、多达6864个DSP58引擎，以及丰富的用于存储、安全和接口技术的硬IP。如今，包括FPGA、自适应SoC和模块化系统（SOM）在内的自适应计算设备已广泛应用于汽车、火车车厢、交通信号灯、机器人、无人机、航天器和卫星、无线网络、医疗和测试设备、智能工厂、数据中心，甚至高频交易系统等各个领域。
2025-06-06 13:00:47
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转载 工程师深度：FPGA 高手养成记
对于FIFO模块的例化过程很简单就不做过多的说明，只把接口说一下，FIFO模块除了时钟，复位信号外，还有数据输入端口，这个端口要和之前的数据产生模块的数据输出端口相连，还有写请求端口，高电平有效，数据发送模块每隔1秒钟产生一个16位的数据，并发送写请求命令给FIFO，还有读请求命令，高电平有效数据发送模块在发送数据时要发送一个读请求给FIFO，从中读取数据后再发送给PC机，还有空信号empty，只要检测到FIFO中有数据，empty就为低电平，我们可用这个信号来启动数据发送模块。当然就表示小于等于了。
2025-06-05 07:56:01
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转载 FPGA上板调试方式总结----VIO/ILA
Setup Debug:由于这种Debug方式是将Debug信息写入XDC文件的方式，vivado提示我们需要更新XDC文件，可以选择覆盖overwite现有的XDC文件，该选项并不会删除我们现有的XDC文件约束，而是将Debug信息添加在XDC约束后面，实际操作中会发现，并不是完全将新的ILA约束信息，添加在原有XDC文件之后，而是以vivado自己的方式，重新写我们的约束文件，即如果我们有重要的约束信息，建议新增XDC文件save constraints as。想要了解FPGA吗？
2025-06-05 07:56:01
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转载 FPGA底层架构 - FPGA六大组成部分
FPGA中的布线资源，就好比绘制PCB板时的连线资源一样，虽然器件A和器件B的位置和连接关系没有任何改变，但很可能因为周边电路的布局、布线的一些变化，使得前后两次A、B之间的连线形态发生很大的变化。因此，与采用固定长度的金属线将所有宏单元连接在一起的CPLD不同，FPGA中任意两点之间的线延迟是无法预测的，必须等到布局、布线完成之后才能确定。这两种slice的区别在于它们的LUT不同。时钟管理模块:不同厂家及型号的FPGA中的时钟管理资源会有一些差异，主要功能是对时钟的频率、占空比、相位等功能的管理。
2025-05-30 07:55:22
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转载 突发！传西门子EDA（原Mentor）暂停对中国大陆支持
2025年5月28日，星期三 —— 据业内消息来源称，德国西门子公司的电子设计自动化（EDA）部门或将暂停对中国大陆地区的支持与服务。据称，这一举措是基于美国商务部工业安全局（BIS）的通知，要求西门子与其在中国大陆的客户“脱钩”。目前，中国及国际业界正密切关注此事件的发展，以及它对全球半导体供应链可能产生的连锁反应。面对这样的不确定性，中国政府及本土企业正加速推进自主创新和技术自主可控的步伐，以减少对外部环境变化的敏感度和依赖性。想要了解FPGA吗？这里有实例分享，ZYNQ设计，关注我们的公众号，探索。
2025-05-29 00:01:38
76
转载 小芯片(Chiplet)开发流程
它影响芯片之间需要传输的数据量，影响芯片的温度，影响它们之间的距离，以及你能容忍的延迟。表示，“这些对于使用中介层组装芯片是必要的，但目前它们都有不同的参数和标准。核）的接口标准化，或者将用于无线或航空航天领域的数据转换器标准化，并且有足够多的人对这些标准化感兴趣，那么我们就能实现接口的标准化。这样，作为设计师，当我构建连接所有部件的基础芯片时，我就可以锁定这个基础，并在其周围构建其他所有部件。这些模型能够实现小芯片、封装和基板的同步设计和集成，确保准确的热管理和功耗管理，以及小芯片之间的可靠通信。
2025-05-28 07:55:24
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转载 开发者分享｜AMD Versal™ Adaptive SoC Clock Wizard AXI DRP 示例
因此，c_counter_binary_1 的工作频率是 c_counter_binary_2 的两倍。对于“Templates”，如果 XSA 中有 UART（对于 VCK190，UART 包含在 CIPS 中），那么您可以选择“Hello World”，否则，您可以选择“Empty Application”。在“Clocking Features”选项卡上，选中“Dynamic Reconfiguration”选项卡，保留“Interface Selection”的设置“AXI4Lite”不变。
2025-05-23 07:55:56
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转载 为什么串口比并口快？
而DDR这种，10根线组成一个信道，每次同时传8bit，错了某一bit只能重新传，便是标准并口，芯片内部的并转串和IO并不相关，不影响定性。鄙人冷笑，说：“别以为我不知道你的底细，别看你IO是1.6G，内存控制器给你的一般都是4位并行的400M，你要先悄悄做一下并行转串行，再输出。一般来说，真实世界中的信道都是低通特性的，到处都是小电容，所谓绝缘体中的分子在高频情况下吸收电场能量，再加上金属线中的趋肤效应，所以我们想要的高频信号走不了多远就不像样子了，比如下面某信道的频率特性（绿线）。
2025-05-22 07:55:37
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空空如也
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