HDLBits 系列（17）计数器的级联实现1000分频的分频器

最新推荐文章于 2023-10-31 15:27:03 发布

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本文介绍如何使用Verilog设计一个从1000Hz时钟源中产生1Hz信号的频率分频器。设计中利用了模10 BCD计数器，并详细解释了如何通过级联这些计数器实现所需的功能。文章还提供了具体的模块实例化和信号赋值代码。

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原题复现

审题

我的设计

原题复现

原题

From a 1000 Hz clock, derive a 1 Hz signal, called OneHertz, that could be used for the digital wall clock. Build the frequency divider using modulo-10 (BCD) counters and as few other gates as possible. Also output the enable signals from each of the BCD counters you use (c_enable[0] for the fastest counter, c_enable[2] for the slowest).

The following BCD counter is provided for you. Enable must be high for the counter to run. Reset is synchronous and set high to force the counter to zero. All counters in your circuit must directly use the same 1000 Hz signal.

module bcdcount (
	input clk,
	input reset,
	input enable,
	output reg [3:0] Q
);

Module Declaration

module top_module (
    input clk,
    input reset,
    output OneHertz,
    output [2:0] c_enable
);

审题

如何设计这样一个电路呢？

通过例化一个10进制bcd码计数器，来实现1000分频的分频器。

也就是说时钟是1Khz的时钟，如何通过计数得到一个1Hz的信号，持续一个时钟就行。

那就计数到999给一个输出作为1Hz信号输出。

如何实现计数到999呢？

由于给的是一个模10计数器，所以先例化一个个位计数器，技术到9，给十位计数器一个使能，让其计数，同理，十位计数器计数到9给百位计数器一个使能，就可以得到这样的一个计数器，于是我们的设计可以是这样的：

我的设计

module top_module (
    input clk,
    input reset,
    output OneHertz,
    output [2:0] c_enable
); //

   
    wire [3:0] q0, q1, q2;

    assign c_enable = {q1 == 4'd9 && q0 == 4'd9, q0 == 4'd9, 1'b1};
    assign OneHertz = {q2 == 4'd9 && q1 == 4'd9 && q0 == 4'd9};

    bcdcount counter0 (clk, reset, c_enable[0], q0);
    bcdcount counter1 (clk, reset, c_enable[1], q1);
    bcdcount counter2 (clk, reset, c_enable[2], q2);

endmodule

参考链接：HDLBits：在线学习 Verilog （二十一 · Problem 100 - 104）