芯片后端开发基础知识（二）

目录

1 静态时序分析（Static Timing Analysis）

2 波形的压摆（Slew）

3 信号偏斜（Skew）

4 时序路径（Clock Path）

5 时序弧（Timing Arc）

6 时钟域（Clock Domain）

7 工作环境（Operating Condition）

8 时序模型（Timing Model）

9 时序检查（Timing Check）

10 功率（Power）

参考文献

1 静态时序分析（Static Timing Analysis）

• 静态时序分析（Static Timing Analysis）：静态执行对于数字设计时序的分析，不依赖于施加在输入端口上的激励，验证设计是否可以安全地运行在给定的时钟频率下且没有时序违例
• 时序仿真（Timing Simulation）：施加一组激励，观察在这组激励下电路行为是否符合要求，然后换一组激励再重复以上过程
• 建立时间检查：保证数据可以在给定时钟周期内到达触发器
• 保持时间检查：保证数据在被触发器采样后还能保持一定时间，不会漏采数据
• STA的运行：
  • 在逻辑设计的逻辑综合后运行：确定最差或关键的时序路径
  • 在逻辑设计的逻辑优化后运行：查看是否有剩余的唏嘘违例路径需要优化，或确定关键路径
  • 在物理设计中：可以在每一部执行STA以确定最差路径
• 不同阶段下，STA采用的模型：
  • 逻辑设计阶段：
    • 理想的互连线或基于线负载模型的互连线
    • 带有延迟和抖动估计值的理想时钟
  • 物理设计阶段（包括上面2种模型）：
    • 具有近似估计值的全局布线的互连线、具有近似寄生参数提取值的实际布线的互连线、具有可以签核（Signoff）精度寄生参数提取值的实际布线的互连线
    • 实际的时钟树
    • 包括串扰的影响或者不包括串扰的影响
• SDC（Synopsys Design Constraints）：设计约束文件基于TCL（Tool Command Language）格式，由Synopsys公司开发定义，用于电路的逻辑综合，对电路的时序、功耗、面积等进行约束。

2 波形的压摆（Slew）

• 波形（Waveform）：定义时钟的高电平时间
• 上升沿（Rising）：时钟信号从0到1的转变时间
• 下降沿（Falling）：时钟信号从1到0的转变时间
• 有效沿（Active）：分为上升沿和下降沿
• 转换时间（Transition Time）：信号在两个特定电平之间转换所需要的时间
• 压摆率（Slew Rate）：电压转换速率
• 下降压摆（Fall Slew）：下降沿达到Vdd的slew_upper_threshold_pct_fall和slew_lower_threshold_pct_fall的时间之差
• 上升压摆（Rise Slew）：上升沿达到Vdd的slew_lower_threshold_pct_rise和slew_upper_threshold_pct_rise的时间之差