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原创 7系列 之 SelectIO 资源
本文对应的是《ug471_7Series_SelectIO.pdf》的第 1 章 < SelectIO Resources > 部分，是对7系列FPGA的所带有的逻辑资源的一个概述与介绍。除少数例外，每个 I/O Bank 包含 50 个 SelectIO 引脚。每个 Bank 两端的两个引脚仅能用于单端 I/O 标准（single-ended I/O standards）。在大多数器件中，single-ended (only) IOBs 是每个 I/O bank 两端的两个引脚。
2025-05-11 23:17:09
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原创 7系列 之 I/O标准和终端技术
本文对应的是《ug471_7Series_SelectIO.pdf》的第 1 章 < Supported I/O Standards and Terminations > 部分，是对7系列的所支持的不同I/O标准的一个概述与介绍。
2025-05-10 14:44:22
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原创 UG471 之 SelectIO 逻辑资源
本文对应的是《ug471_7Series_SelectIO.pdf》的第 2 章 < SelectIO Logic Resources > 部分，是对7系列FPGA的所带有的I/O逻辑资源的一个概述与介绍。
2025-05-09 13:25:07
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原创 7系列 之 OSERDESE2
输入串并转换器 (Input serial-to-parallel converters，ISERDESE2) ，输出并串转换器(output parallel-to-serial converters ，OSERDESE2)，支持极高的 I/O 数据速率，使内部逻辑的运行速度可以到 I/O 速率的1/8。
2025-05-08 11:10:04
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原创 7系列 之 ISERDESE2
输入串并转换器 (Input serial-to-parallel converters，ISERDESE2)和 输出并串转换器(output parallel-to-serial converters ，OSERDESE2)支持极高的 I/O 数据速率，使内部逻辑的运行速度可以到 I/O 速率的1/8。
2025-05-07 09:36:05
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原创 7系列 之 IO_FIFO
IO_FIFO在物理布局上与I/O字节组对齐，当用于连接I/O SERDES等IOI组件时，这种对齐方式能实现最优性能，而这是其最常用的场景。此外，无论位置如何，IO_FIFO 都可以与 FPGA 内部结构和其他 I/O bank 中的资源交互。对于输入FPGA的外部数据，IN_FIFO可连接至ILOGIC（如ISERDESE2、IDDR或IBUF）接收数据并传递至架构内部；对于输出数据，OUT_FIFO可连接至OLOGIC（如OSERDESE2、ODDR或OBUF），将数据从内部结构传递到 IOB。
2025-05-06 10:21:26
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原创 7 Series FPGA DCI—Only available in the HP I/O banks
基于Xilinx的7系列FPGA，在通过文档《ug471_7Series_SelectIO.pdf》学习I/O过程中，对7系列的DCI（Digitally Controlled Impedance，数字控制阻抗）进行展开学习，遂就有了此文。
2025-03-11 16:56:08
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原创 翻译：How do I reset my FPGA?
例如，如果RTL代码描述了一个32位移位寄存器，并为移位寄存器中的32个阶段提供了明确的复位，综合工具将无法直接将此RTL代码映射到SRL32E，因为它无法使用这种资源来满足编码复位的要求。有时，无法保证设计的一部分拥有有效的时钟。如果在RTL代码中编写多个 置位/复位/预置/清零 条件，将会导致其中一个条件使用触发器的SR端口来实现，而其他的条件则通过FPGA的逻辑资源来实现，从而占用更多的FPGA资源。同样，设备中的每个时钟域都需要一个单独的、由单独的复位桥接电路生成的全局复位的同步版本。
2025-01-22 17:27:28
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原创 复位信号的同步与释放（同步复位、异步复位、异步复位同步释放）
复位的作用：可以使代码或者是器件恢复到一个已知、确定的状态，如初始状态；可以寄存器、计数器等内部的数据置为预设的值。复位的目的：1、通过控制复位信号，确保电路从已知的初始状态开始运行。2、通过控制复位信号，使电路从某个错误状态回到已知状态。在FPGA设计中，复位信号的同步与释放是确保系统稳定性和可靠性的关键。几种常见的复位信号，如下：1、同步复位2、异步复位3、异步复位、同步释放关于触发器，已在前文《7系列 之 存储单元（Storage Elements）》
2025-01-20 19:34:46
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原创 7系列可配置逻辑块(7 Series Configurable Logic Block,CLB)
基于Xilinx的7系列FPGA，对CLB进行学习、研究。
2024-10-28 08:27:23
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原创 7系列 之 移位寄存器（Shift Registers）
基于Xilinx的7系列FPGA，在通过文档《ug474_7Series_CLB.pdf》学习7系列CLB过程中，对7系列CLB中的移位寄存器（Shift Registers）进行展开学习，遂就有了此文。
2024-10-26 00:49:41
1949
原创 7系列 之 分布式RAM（Distributed RAM）
在通过文档《ug474_7Series_CLB.pdf》学习7系列CLB过程中，对7系列CLB中的分布式RAM（Distributed RAM，DRAM）进行展开学习，遂就有了此文。
2024-10-25 10:13:14
2604
原创 7系列 之 进位逻辑（Carry Logic）
在通过《ug474_7Series_CLB.pdf》学习7系列CLB过程中，对7系列CLB中的进位逻辑（Carry Logic）进行展开学习，遂就有了此文。
2024-10-24 09:32:36
1474
原创 7系列 之 多路复用器（Multiplexers）
通过文档《ug474 7Series CLB.pdf》学习7系列CLB中的多路复用器（Multiplexers），从原语、结构、代码、视图等角度对多路复用器（Multiplexers）进行了一定程度的学习与探讨。
2024-10-23 10:14:34
3284
原创 7系列 之 存储单元（Storage Elements）
通过文档《ug474 7Series CLB.pdf》学习7系列CLB中的存储单元（Storage Elements），从存储单元的概念、文档说明、代码等角度对存储单元（Storage Elements）进行了一定程度的学习与探讨。
2024-10-22 11:18:58
1366
原创 7系列 之 查找表（Look-Up Table，LUT）
通过文档《ug474_7Series_CLB.pdf》学习7系列CLB中的查找表（Look-Up Table，LUT），从原语、结构、代码、本质等角度对LUT6进行了一定程度的学习与探讨。
2024-10-21 14:54:20
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原创 基于IEEE754标准的浮点数加法运算
前文有提到过，心血来潮想学习浮点数乘法，基于IEEE754标准完成一个浮点数乘法运算的代码实现。随后，发现乘加器的运用比较广泛，且目前已完成了单精度浮点乘法运算的实现，所以，为嘛不去实现单精度浮点加法的运算呢？于是，决定对相关知识点进行整合，进行一个完整的浮点数加法实现。
2024-07-24 11:58:21
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原创 浮点数及其乘法运算(基于IEEE754标准)
心血来潮想学习下浮点数乘法，基于IEEE754标准完成一个浮点数乘的代码实现；且笔者在查阅相关资料过程中，发现很多关于相关知识点的介绍零零散散，并没有太多较为完整或详细的笔记。于是，决定对相关知识点进行整合，进行一个完整的浮点数乘法实现。本文主要围绕32位二进制的单精度浮点数展开研究与实现。
2024-07-04 11:11:31
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ug474-7Series-CLB.pdf
2024-11-11
空空如也
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