verilog 译码器（3-8）

已于 2023-11-06 15:21:30 修改
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分类专栏： FPGA 文章标签： fpga开发
于 2023-11-06 15:08:49 首次发布
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本文链接：https://blog.csdn.net/anunal/article/details/134246846
本文介绍了一个使用Verilog编写的3-8译码器模块，详细展示了case语句和always块的敏感赋值用法。通过提供输入a、b、c，模块产生对应的8位输出。同时提供了测试激励代码，用于验证3-8译码器的功能。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

涉及知识点： case用法、always敏感赋值。

模块源码

module    my3_8(a,b,c,out);
    input a;//输入端口
    input b;
    input c;
    
    output reg [7:0] out;//输出端口
        always @(a,b,c) begin
             case ({a,b,c})
                3'b000: out = 8'b0000_0001;
                3'b001: out = 8'b0000_0010;
                3'b010: out = 8'b0000_0100;
                3'b011: out = 8'b0000_1000;
                3'b100: out = 8'b0001_0000;
         &

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FPGA 是一种可重构的数字电路芯片，可用于实现各种逻辑电路。在 FPGA 中，我们可以使用 Verilog HDL（硬件描述语言）来编写数字电路设计。本篇文章将为您介绍如何使用 Verilog 实现基本的数字电路，即 3-8 译码器。在 FPGA 中，我们可以将这个 Verilog HDL 代码烧录到芯片中，实现一个可编程的 3-8 译码器。这样，我们就可以在 FPGA 上实现各种数字电路设计，而无需使用硬件电路。3-8 译码器是一种常用的数字电路设计，它将 3 位二进制输入转换为 8 位二进制输出。
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第一，Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。
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