SV 学习笔记(二)过程块与方法

本文对比了Verilog和SystemVerilog中的函数与任务,探讨了它们的参数列表、返回值、时序逻辑、调用方式和执行时机,并提供了书写规范。适合理解Verilog和SV中这两种关键模块的差异。

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硬件:module/endmodule; interface/endinterface
软件:program/endprogram; class/endclass

硬件过程块 inital 与always

always: module与interface中使用
initial: module、interface与program中使用

软件方法 function 与task 1

比较点函数任务
参数列表input、output、inout、ref
返回值可以返回值 return;也可以不返回值 void任务没有返回值
时序逻辑函数不能包含任何时序控制逻辑任务不能出现always语句,但可以包含其他时序控制,如延时语句
调用函数只能调用函数,不能调用任务任务可以调用函数和任务
仿真时刻函数总在零时刻就开始执行任务可以在非零时刻执行
书写规范函数不能单独作为一 条语句出现,只能放在赋值语言的右端任务可以作为一 条单独的语句出现语句块中

  1. verilog和SV有些不同,verilog可参考https://www.runoob.com/w3cnote/verilog-task.html ↩︎

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