d在图中可以是0 ,也可以是1,可以把它当1
module top_module(
input a,
input b,
input c,
input d,
output out );
assign out = a | !b & c;
endmodule
d在图中可以是0 ,也可以是1,可以把它当1
module top_module(
input a,
input b,
input c,
input d,
output out );
assign out = a | !b & c;
endmodule