[SV]SystemVerilog学习笔记之枚举变量

最新推荐文章于 2025-07-06 16:59:24 发布

元直数字电路验证

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分类专栏： SystemVerilog从入门到实战

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本文深入解析SystemVerilog中的用户自定义类型和枚举数据类型，详细介绍了typedef和enum的使用方法，包括局部与共享定义、枚举标签序列与作用域、枚举类型值与基类等核心概念。

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SystemVerilog学习笔记（三）

一、用户自定义和枚举数据类型

1.1. 用户自定义类型（typedef）

局部typedef定义：只用于设计的特定部分时，typedef的定义可在module或interface中

共享typedef定义：当在多个模型中使用时，typedef的定义可在包中进行，module,interface,program block可以通过导入packet子项来使用typedef定义

例如：

package chip_types;

`ifdef TWO_STATE
  typedef bit dtype_t;  //当宏定义TWO_STATE时定义dtype_t为bit类型
`else
  typedef logic dtype_t;
`endif

endpackage

import chip_types::dtype_t; // import 定义 into $unit

module counter(
  output dtype_t [15:0] count,
  input  dtype_t clock, resetN
);

  .

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