Xlinx 裸机编程 Dcahe 问题

在sdk调试ddr的时候，想要使用memory窗口观察写入情况，需要使用到Xil_DCacheInvalidateRange函数无效化数据缓存，memory窗口才能刷新最新的数据。

1.    要查找文件,首先查找文件所在目录。例如查找/usr/bin/ls文件，那么首先知道bin目录“信息”， 查询bin目录，首先知道usr目录“信息”，这样形成一个递归过程。但是递归过程必需一个终结条件，否则会存在鸡生蛋还是蛋生鸡问题。其实终结条件是“/”根“信息”，必须默认知道。 下面讨论一下，具体文件系统ext2(3,4)。上面所指”信息“，其实就是磁盘文件系统中inode节点，记住

在开发时，我为了验证数据是否成功的写入，每次写入数据后同通过寻址的方式将地址处的数据打印出来，但是实际测试的时候发现，每下载一次程序，打印出来的数据都相同，但是通过ila观测，每次数据都成功写入。最后发现是因为在PS端，当我们通过指针访问DDR中的数据时，如果这部分内存被缓存（Cache）了，那么在没有进行缓存无效（invalidate）操作的情况下，PS可能会直接从缓存中读取旧数据，而不是从DDR中读取新数据，这就导致了成功写入但是无法成功打印的现象。解决方式是添加如下函数。

/* Flush the SrcBuffer before the DMA transfer, in case the Data Cache * is enabled */ Xil_DCacheFlushRange((u32)TxPacket, MAX_PKT_LEN); //确保从CACHE里面写回到MM里 /* Invalidate the DestBuffer be

在进行PS-PL之间的DMA传输时，不可避免会遇到Cache问题。今天在这里讲一下Cache的解决方法。其中参考了forums.xilinx.com的处理方法。 首先解释为什么DMA会引入Cache问题（专业名称为Cache一致性问题）。 PS和PL都在独立运行，PS通过DDR控制器来对DDR存储器进行访问，为了加速，常常将一些数据缓存（Cache），而且不是针对一个数据缓存，而是针对一批（Xil...

CacheFlush把Cache里的数据清空，将Cache内容推到DDR中；而Cache Invalidate表示当场宣布Cache内容无效，需要从DDR中重新加载数据，即把数据从DDR中拉到Cache中。可以禁用掉0x1F00 0000区域的Cache，以上是让CPU将直接访问DDR内存，读写都是直接的。这样显然会降低CPU性能，但简化了数据传输操作，属于极端的方法。这个操作在双核读取同一片区域来通信的操作中常用。以上是相对柔和的方法，使用。

在裸机开发中，经常会涉及到cache一致性的问题，我们知道，使用Xil_DCacheFlushRange和Xil_DCacheInvalidateRange函数可以解决这个问题，但是Xil_DCacheInvalidateRange使用时有一些注意事项，之前没注意，导致一些莫名奇怪的错误，故在此记录一下。 我们知道，在cache和DDR之间数据传输的基本单位是Cache Line,因此，在使用Xil_DCacheInvalidateRange时，无论是起始地址，还是要Invalidate的长度，都必须是Ca

前面的约束、综合、实现都正常通过后， 1. 执行烧录程序：右键单击“ Configure Target Device" 图标     如果从头至尾运行选择“ run all ”     如果只烧录已有文件选择“ run with current data"   2. 弹出如下对话框，选择OK 进入烧录工程： ISE iMPACT(M.81d)   3. 产生 PROM文

开发板环境：vivado 2017.4 ，开发板型号xc7z020clg400-1，这个工程主要使用DMA进行回环测试 先将DDR内写入数据，然后DMA通过MM2S将数据从DDR读出并写入到fifo中，再通过S2MM将数据从 fifo中读出写入到DDR中构成一个回环。 step1 调用一个zynq核并配置 调用zynq核 勾选HP0 勾选reset管脚 勾选SD卡和uar...

我们总结一下已经掌握的 PS与 PL进行 交互（耦合）的方式 1， PS通过 AXI_LITE读写 PL的寄存器。实现对少量外设寄存器的控制。 2， PL中断 PS PS调用中断服务程序响应。实现 PL主动通知 PS，协调工作。 以上两个特性侧重于 控制和小量低速 的数据，在很多应用中要求 PL以足够的带宽 传输连续 大量 的数据到 DDR3存储器 。 那么我们 可以在很熟悉 AXI MASTER和 AXI Stream的基础上自 己编写接口实现数据的搬运 假如的话） 。 而 通常在 VIVADO开发环境下

一个问题： 当在ZYNQ中重复操作DDR时，要将DDR中数据发往FPGA中时，要刷新一下ddr， 刷新函数： Xil_DCacheFlushRange((u32) (IMAGE_ADDR3), heigth * width); 一个总结： 在ZYNQ中，使用DDR存储图像数据，然后使用FPGA做处理，如果仿真无问题，但上板测试不符合预期，有一种可能是cache刷新的问题...

参考的博客： https://blog.csdn.net/weixin_38712697/article/details/99693531?utm_source=app&app_version=4.9.0&code=app_1562916241&uLinkId=usr1mkqgl919blen https://blog.csdn.net/qq_40268672/article/details/117953102?spm=1001.2101.3001.6650.9&utm_m

1:PS端ARM将数据发送给DDR。 2:PS控制DMA，使DMA通过数据通道读取DDR中的数据；DMA将读取到的数据传给FIFO。 3:FIFO将数据传输给DMA；PS控制DMA，使DMA通过数据通道将数据写入DDR中。 4:传输校验，对比接收数据与发送数据是否一致。 本课程会详细介绍创建工程的每个步骤，后面的课程将不再详细介绍创建工程的步骤。

将DDR3中的数据转换为1位串行输出，并将串行数据反向操作转换为32位并行数据保存到内存中，通过比较发送和接收数据验证FIFO串并转换环路传输的可靠性。