如何评估电源去耦电容(Decoupling-Cap)?

David WangYang

于 2025-08-09 00:58:15 发布

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文章标签：硬件开发

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以前设计板子的时候，看到有空间。第一个想法就是:「有空间，电容不加爆吗?」IC的电源Pin脚附近就是要放0.1uF, 1uF, 10uF三颗SMD电容，这种"one per decade"的摆法[1]，不求成本，仅求一个字"稳"! 但这是合理的吗?

去耦电容?有空间不加爆吗?

去耦电容的本质

要分析合不合理之前，要先了解电容的本质是什么?电容是由两个极板组成，形成能储存电荷装置，目的就是储存电荷(有人比喻成池塘或水桶)，所以加爆就对了? 但那晶片附近不就直接放大颗爆浆电容(电解电容)就好了，俗搁大碗! 干嘛放什么SMD电容?! 但事实上去耦电容主要可以由两个角度做解读。

在解释前先定义Ripple与noise的差异，Ripple 是电源输出中的低频(kHz~MHz)周期性波动(Sine wave or others)，而Noise 则是来自电源开关瞬间或外部干扰的随机高频杂讯(Hz~GHz)。为什么要说这个呢?因为我们敌人是谁，这个很重要!这里的去耦主要是针对降低Noise。

储能

我们可以用一个简化的电路结构去解释，电容是怎么即时提供电荷达到减小Noise。下图表示一个电源Source供电给Load，在路径上并联一颗电容。当负仔电流IL保持不变的情况下，负载与电容的电压值是稳定一致的(电容电流IC为0)，负载电流(IL)都由电源电流(I0)供应。但当负载电流发生瞬间变化时，电源电流无法在短时间提供负载电流，造成负载电压有瞬间压降。此时电容感受到压差变化(电荷变化)，产生电容电流(IC不再为0)为负载提供电流(电荷)。在理想其况下，只要电容的容量够大，放电为负载提供电流，电容只会引起很小的电压变化，达到减小Noise去耦的功能。相当于电容先储存一部分电荷能量，当负载需要电荷能量时，能达到快速补充电荷。

储能等校电路

2. 阻抗

从阻抗的角度去看电容，也就是我们常做的PDN分析的角度。如果我们想要△V的变化量最小，有两个方向可以考虑。 (1) 让电流变化最小(2) 让阻抗足够小。第一个方法通常是IC的设计决决定，有需IC的Fuction就是需要大电流变化。第二个就是用去耦电容来达到最小阻抗目的，在高频下，电容的阻抗
𝑍c=1/𝑗𝜔𝐶会降低，因此去耦电容在高频时提供一条低阻抗的旁路，能有效地将高频杂讯或瞬态电流导引到地（GND），减少供电电压的波动。

电源系统

等等!?旁路??对没错旁路电容其实跟去耦电容的本质是一样的。个人认为通常会有旁路和去耦电路的区别仅是解读的角度不同的区别。打个比方，以前学电子学的共射级电路[2]，C1和C2是耦合电容(AC coupling)这个比较没有争议。但C4我通常会说是旁路电容，因为这颗电容的目的是要高频走C4那条路避免走电阻RE那条路，而C3就是要滤除Vcc电源上的高频Noise，通常会说是去耦电容(应该吧XD)

BJT共射级电路

去耦电容阻抗的角度，这也是我们通常使用Target impedance去定义整个PDN的想法。只要整个电源系统的Z11 prfile没有超过Target impedance就是Pass。至于如何定义Target impedance，主要是在△I的定义，这需要根据设计产品的电源系统去定义，这又是另外个Topic了。

去耦电容量

这时候初入PI设计的小伙伴们就会想，原来阿!平常都看电源阻抗，都没有想到，要放的电容值的电荷够不够给IC。我们假设理想电路情况需要多大电容?IC为了输出高电平，需要抽载多少电流?假设讯号上升时间1ns，需要瞬间抽载10A的瞬态电流。也就是说电容的储存的电荷需要在1ns内补偿所需的电荷量。由电容的电压与电流的关系可以知道需要多大的电容值能补偿IC，由于电容与IC是并联关系，电压是一起连动的。所以我们只要算出可允许的电压波动量，即可利用上述的抽载关系算出容值C的大小，至于如何理解这个关系式可以参考[3]。

假设IC电源电压为3.3V，电压裕量+-5%，所以就是3.3V*0.05=0.165V，得到C=I*(dt/dv)=10A*(1ns/0.165V)= 60nF。所以我应该从储能都角度去设计去耦电容大小才对?

这时候会想，诶~? 10A的电流只需要60 nano阿?!不是阿!?我平常都加爆0.1 uF和1 uF的电容，但电源还是有过大的Noise阿?!

电容电流与电压关系[4]

确实因为我们设计的是整个电源网路，也就是电容量在电源网路设计上其实并非解决Noise的主要手段，因为电容与电源网路里面除了电容之外，还涵盖了另一个Trouble Maker — 电感。

那这时会想，算这个电容量是算个自我成长的吗?其实算电容量还是有必要的，只是这个工具不是使用在电源网路设计上，我们把Scale缩小到Chip里面的电路内，我们就可以利用这个概念去算实际电路上所需要的去耦(旁路)电容量。通常Chip会有个消耗功率值PD去推算[5]

实际电容特性

在实际的电容中不仅存在电容量C，还存在电阻分量ESR（等效串联电阻）、电感分量ESL（等效串联电感）、与电容并联存在的EPR（等效并联电阻）。 EPR与电极间的绝缘电阻IR或电极间有漏电流有关。 [6]

电容特性曲线与等校电路[6]

其中ESL的值限制了电容元件的特性，可以从电容阻抗曲线中得知，过了谐振点后，电容不在是电容特性而是电感性。谐振点可以透过以下关系式计算，有兴趣可以参考电容的频率特性[6]

电容谐振频率[6]

也就是在座电源网路设计，电容要放多少其实是取决于电容的谐振点。也就是所电容的谐振点需要涵盖到我想要去耦的Noise的频率，但以目前电容的技术和成本考量，很难虑到高频(100MHz以上)的杂讯。所以在板级(系统级)我们经常使用Target impedance的方法来去尽可能降低100MH以下的阻抗值。

目标阻抗法

提到目标阻抗法并需要对Z11 曲线有所认知，在电源网路上设计的定义会是从Chip (Die)往VRM端看的阻抗与频率关系的曲线图[8]。我Die端看过去会有Die上metal的电阻与电感(通常很小)和on die C，经过PKG再到PCB最后到PMIC or VRM，组成整个系统的电源网路。而Target impedance计算的就是在Z11 profile上的红色横线。可以看到蓝色曲线的阻抗值会超出红色的限制线，而去耦电容的容值就是根据电容谐振点去抑制电源网路上所要减小的阻抗频段至小于目标阻抗值。

PDN的组成与Z11 profile

这是时候有经验的小伙伴就会想，不是阿?!有时候电路的高阻抗都在100MHz以上，去Murata看要找到100MHz以上的谐振点电容，符合该频率的电容往往难以找到，或是成本过高。

确实，在实际板级设计上会遇到的问题，因为Target impedance属于过渡设计。在△I的假设上过于全面的假设，什么意思呢?以上的的例子来看△I=Imax-Imin是基于瞬态电流来定义的，但实际Chip的工作状态不一定是不断的开关作动，很有可能瞬态抽载完有一段时间是稳态的，从频域来看可能抽载的电流频段仅在高频段(1GHz以上)，低频段(100MHz以下)并无能量抽载。所以用这个△I的阻抗定义会有点过于严谨。

这时候会想那我要怎么知道怎么定义目标阻抗? 其实还真的没有统一的定义标准，也就是根据产品的系统来定义，严谨一点就的定义△I=Imax，松一点就定义△I=0.5*Imax。或是直接请晶片厂商供Chip power model 提供阻抗Guildline，可能定义几个频段范围内的阻抗值。详细的定义方式可以参考[6][7][8][9]的文献。我的经验是只要晶片上的on die C够大和PKG的电感够小，让mountain的Peak在100MHz以下，如下图红圈所示。 PCB板上的去耦电容才会有作用。