钟山翼-CSDN博客

原创 xilinx 文档编号

ug470_7Series_Configug471_7Series_SelectIOug483_7Series_PCBug953-vivado-7series-libraries

2024-08-11 20:44:36 172

原创 MPO 光纤和光模块

APC MPO 接口为斜面（极高速率时使用，使用少）光模块 MPO 接口（公头-带针）面向 MPO 接口，卡扣朝上。UPC MPO 接口为平面。从左到右为 1-12。

2024-07-03 14:43:23 677

原创 verilog 参数用法

【代码】verilog 参数用法。

2024-07-02 15:15:30 321

原创 DDR3 矩阵转置

写事务完成标志为响应通道，以写数据完成作为标志，开启下一次写事务，还是会出现写事务达到 3 个。采取写事务计数器和响应通道同时判断，以避开 overflow 红色标志。待处理写事务达到 3 个，会出现 overflow 红色标志。

2024-06-30 18:58:28 430

原创 4KB 边界

4KB 即 4096 字节（Bytes），用二进制表示是2^12，用十六进制表示是1000h。例如，地址 32’h00001000、32’h00002000 等都是 4KB 边界的地址。4KB 边界指的是那些地址的低 12 位都为 0 的内存地址。

2024-06-21 17:04:15 797

原创 axi4 总线之 axi-full 学习记录

AXI4 扩展突发长度支持 INCR 突发类型为1~256次传输，对于其他的传输类型依然保持 1~16次突发传输（Burst_Length=AxLEN[7:0]+1）AXI3 只支持1~16次的突发传输（Burst_length=AxLEN[3:0]+1）ARSIZE：读突发大小，给出每次突发传输的字节数支持1、2、4、8、16、32、64、128。ARLEN：8 位，读传输的突发长度。

2024-06-21 16:53:01 445

原创光纤调试问题记录

ibert 存在误码，aurora66b64b 连接不断开。需要重新加载程序 ibert 才能连上。

2024-06-20 20:43:48 166

原创 FPGA 实现 FIR 抽取滤波器（极高阶数）

在 FIR 滤波器后存在抽取时使用（抽取率越高，越需要）；采用抽取滤波器，提高阶数而不改变乘法器的数量。未被抽到的滤完后的数据是没有计算的必要的；FIR 滤波器的实现是通过移位乘加；下变频->FIR 滤波->抽取。滤波器越窄，所需乘法器越多；

2024-06-17 14:23:56 397

原创影响数字本振信噪比的因素

2048 点 -66。16384 点-84。

2024-06-13 21:54:11 182

原创买房注意事项

水费/电费是否在网上交（狗日的物业，上班时间和我重合）

2024-06-07 13:51:09 142

原创 pdfpages 宏包和 includepdf 使用问题

解决某些用 xelatex 编译生成的 pdf 文档内容会与原文档内容不一致的问题

2024-03-02 01:34:22 1230

原创 altium使用

PCB中飞线的显示/隐藏：【view】【connections】

2021-03-19 02:11:45 190

`timescale 1ns / 1psmodule BTL_RX_7S(input clk,input srst,input rxd,(* MARK_DEBUG="true" *)output m_axis_tvalid,(* MARK_DEBUG="true" *)output [ 7: 0] m_axis_tdata);parameter FP = 400;parameter BFP = 200;parameter IDLE = 1'b0;param.

2021-03-01 05:28:32 220

原创 BTL_TX_7S

`timescale 1ns / 1psmodule BTL_TX_7S(input clk,input srst,output txd,(* MARK_DEBUG="true" *)output s_axis_tready,(* MARK_DEBUG="true" *)input s_axis_tvalid,(* MARK_DEBUG="true" *)input [ 7: 0] s_axis_tdata);parameter FP = 400;par.

2021-03-01 05:27:45 274

原创 DDC_SINCOS_7S_V1_0

`timescale 1ns / 1psmodule DDC_SINCOS_7S(input [31: 0] DDC_FSINCOS,output [15: 0] COS,output [15: 0] FSIN);assign COS = DDC_FSINCOS[15:0];assign FSIN = DDC_FSINCOS[31:16];endmodule

2021-03-01 00:49:24 119

原创 GTX_K7_ONE

`timescale 1ns / 1psmodule GTX_K7_ONE(input refclk0 ,input refclk1 ,input rxd_p ,input rxd_n ,output txd_p ,output txd_n ,output rxoutclk ,output txoutclk ,input rxusrclk ,input rxusrclk2 ,i.

2021-02-26 07:07:11 737

原创调试问题

1.非专业人士贴装，导致虚焊，短接，仿真器连不上；2.资料不全，厂家一句话，还不对；

2021-02-24 22:34:02 112

原创 PCB之过孔

内径和外径大小一般遵循X*2±2mil，8/14，8/16，8/18；全通过孔内径原则上要求8mil及以上；过孔间距不宜过近，钻孔引起破孔，要求0.5mm及以上；

2021-01-17 15:45:20 882

原创 DDR3笔记

bank地址线位宽为2，则有4个bank;bank地址线位宽为3，则有8个bank;行列地址分时复用，列地址一般为10位，即A0~A9；行地址位宽决定容量大小16位（4）+15行（15）+10列（10）+3个bank(3)=32=4G15行（15）+10列（10）=32M32M*16*8=256M*16...

2021-01-14 21:00:21 368

原创 DDR3中TPS51200输出电压升高到0.85V

在上电后电流为1.5A，TPS51200输出为0.74V，10分钟左右电流变为1.1A，TPS51200输出为0.85V

2021-01-14 13:45:55 1284

原创 KHB_TT_V1_0

/************************************************************扩高位：高位补零；************************************************************/module KHB_TT #(parameter DIN_W = 6,parameter DOUT_W = 8)(input [DIN_W-1:0] DIN,output [DOUT_W-1:0] DOUT);assign.

2020-12-18 20:27:19 217 1

原创 DET_REDGE_7S_V1_0

module DET_REDGE_TT(input clk ,input din ,output dout);reg din_r1 = 1'b1;reg din_r2 = 1'b1;reg din_r3 = 1'b1;always @(posedge clk)begin din_r1 <= din; din_r2 <= din_r1; din_r3 <= d.

2020-12-17 00:50:16 114

原创 SPIX4_TT_V1_0

module SPIX4_TT #(parameter CNT_NUM = 10,parameter ADDR_W = 16,parameter DATA_W = 8)(input clk ,input srst ,output s_axis_tready ,input s_axis_tvalid ,input s_axis_rw ,//高为读，从器件到FPGA;低为写，从.

2020-12-15 14:35:28 250

原创 verilog之常量定义、调用

逻辑运算符：&&、||、！位运算符：&、|、~

2020-12-12 21:49:40 1501

原创 vivado时序约束

同一个MMCM输出的是同步时钟，都是从同一个时钟分频得到的，需要用set_false_path来约束异步时钟需要用asynchronous来约束

2020-12-06 00:57:27 466

原创 SY AD15 FPGA1约束文件

set_property CFGBVS VCCO [current_design]set_property CONFIG_VOLTAGE 3.3 [current_design]set_property BITSTREAM.GENERAL.COMPRESS true [current_design]set_property BITSTREAM.CONFIG.CONFIGRATE 33 [current_design]set_property BITSTREAM.CONFIG.SPI_BUSWIDT.

2020-12-04 21:06:38 614

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