lzy13785490347的博客

实现DDS通常有两种方式，一种是读取ROM存放的正弦/余弦信号的查表法，另一种是用DDS IP核。这篇学习笔记中，我们要讲解说明的是VIVADO DDS IP核的应用。目前本篇默认Phase Generator and SIN/COS LUT（DDS）的standard模式，至于其他模式，目前没有研究使用过，没有话语权，以后研究明白再来续写。

记录在使用Xilinx的FIFO Generate的时候遇到的问题（modelsim仿真和ILA都能遇到）；——full，empty 等信号一直keep high；

FPGA作为JESD204B接口的发送端，AD9162作为JESD204B接口的接收端。FPGA和AD9162的device clk、SYSREF由同源时钟芯片产生。其中，FPGA和AD9162的divice clk时钟不同，并且FPGA的decive clk等同于JESD204B IP的core clk。如图，为JESD204B接口建立链接的整个过程。

很全很详细的FIFO Generator IP核的使用规则FIFO Generator IP核的使用1 概述（1）最大支持500M（2）支持三种接口：Native interface FIFOs、 AXI Memory Mapped interface FIFOs、 AXI4-Stream interface FIFOs（3）读写数据时，在数据上升沿采样2 FIFO规则2.1 empty/full信号实际上即使有数据写入到fifo中，empty还是为高，等一些周期之后才会拉低，具

gt_clk = Line Rate / 20b，PHY在两个时钟域上运行:phy_clk，这是主要的核心时钟，gt_pcs_clk，这是用于串行收发器接口。gt_pcs_clk的速率是gt_clk的一半。通过例化的IP模块我们可以看到，时钟端口简直太多了，log_clk、phy_clk、gt_pcs_clk、gt_clk、refclk、cfg_clk是应该要好好捋清楚一下。这意味着可以删除log_clk/cfg_clk的BUFG，并且log_clk/cfg_clk被绑定到phy_clk。

借用之前在CSDN看到的一位仁兄分享的博客内容，再来详细分析和解释一下在学习DDR3过程中的理解与体会。仁兄文章的链接不知道是啥了，在这里说声不好意思哈！