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大黑山妖风
这个作者很懒，什么都没留下…
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verilog基础语法（可综合部分）第一讲 变量类型
从RTL的角度来理解什么是reg wire 以及=和原创 2022-06-01 19:27:01 · 1612 阅读 · 0 评论 -
Logic for b1 does not match a standard flip-flop
昨天在跑fpga的时候出现了这个错误。今天就来好好的谈一谈这个错误是什么意思。首先先补充几个概念，在Verilog中，reg型变量会形成一个类似于寄存器的单元。当reg出现在always语句中时，他会根据always的条件来生成对应的寄存器类型上面代码中，第一个always是沿触发，所以b1会被综合成一个沿触发的寄存器第二个always是电平触发，所以b2会被综合成一个电平触发的寄存器。下面谈一下上面那个报错，先放报错代码Logic for b1 does not match a standar原创 2022-06-01 09:07:15 · 4312 阅读 · 0 评论