【Verilog基础】学习笔记和思路整理

于 2024-06-08 20:15:09 发布
阅读量1.7k 收藏 34
点赞数 32
CC 4.0 BY-SA版权
分类专栏： Verilog 文章标签： 学习 笔记 fpga 嵌入式硬件
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_62972188/article/details/139521899

好好告别，离开是一种新的开始，今天也是一年一度的高考，突然发现人生的转折点总在某个特别的夏天呢。那，就让我把这一年的呆在OneNote发霉的知识都慢慢整理出来晒一晒吧。偷偷的在这里，感谢我优秀的同门，让我这个喜欢纸笔的老古董也爱上了电子笔记，还有把心得记录到博客里，原来跟优秀的人在一块我也会变得更好！

Verilog基础学习笔记

前言

作为一名IC验证工程师，Verilog语言怎么能不会呢，搬来那句老套但有用的话术：不懂设计的验证不是一个好的验证师！这也是博主迈入岗位的第一课。但是学习过程中资料都比较分散，常常学完基础语法就陷入不知道要怎么实践了，本文主要根据博主的入职整个学习过程提供一些整体学习思路，从基础到后续设计等，由浅入深整合一些相关的内容，因此涉及很多细节和拓展的内容也需要自己花时间再深入学习的。

一、Verilog基础

1.学习心得

关于基础知识，CSDN中已经有比较详细的介绍博客了，我认为有一定编程基础的，不需要花太多时间，更没必要在学习视频上耗费很久时间
比如博主之前是自动化专业，接触过微机原理中的汇编语言，也接触过C语言和python等高级语言，尽管没有太多硬件基础，但是现有的编程基础还是很容易让自己理解并且有很多共通之处，所以博主认为代码还是要多上手才能学的更快。
这里贴上可以参考的博主博客链接：
Verilog学习笔记（1）:Verilog基础知识
Verilog学习笔记（2）:Verilog程序设计语句和描述方式
Verilog学习笔记（3）:Verilog数字逻辑电路设计方法
Verilog学习笔记（4）:仿真验证与Testbench编写
Verilog学习笔记（5）:Verilog高级程序设计

2.笔记整理

基于我自己入职后的学习过程，在此整理一些自己的学习重点，主要提供一些思路和简单介绍，可以围绕这些重点展开进一步的学习。

1）组合逻辑和时序逻辑

  • 组合逻辑电路：只与当前输入有关，与过去输入和电路状态无关，没有内部存储器件。
  • 时序逻辑电路：电路输出不只与当前输入有关，还与过去的输入和电路状态有关，有存储元件，如触发器或者寄存器

2）两种最基

最低0.47元/天 解锁文章

200万优质内容无限畅学
Verilog/FPGA/Vivado学习（基于小梅哥Xilinx FPGA）学习笔记
Star19180325的博客
12-23 2914
学习笔记，不时更新
FPGA学习笔记二：输入电路的各种边沿检测（内含Verilog代码）
m0_51272018的博客
02-06 1859
文章目录一、边沿检测的简述二、上升沿与双边沿的检测方法1.上升沿的检测方法（下降沿方法自行类比）（1）设计思路（2）实现与功能评估（3）改进与代码实现2.双边沿的检测方法（1）设计思路总结a.改进思路：五级标题六级标题 一、边沿检测的简述 二、上升沿与双边沿的检测方法 1.上升沿的检测方法（下降沿方法自行类比） （1）设计思路 检测电路其侧重电路的设计而非代码的书写能力 我们的设计目标是能够在一个时钟周期内（两个上升沿之间）检测到输入信号的上升沿（即由0到1的跳变）。因此要明确：电路中至少要有时序逻辑电
转篇文章(21ic上的)
ctrlcv的专栏
02-07 906
  规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用性。 
verilog 学习
08-08
verilog的基础语法，如何使用verilog来设计FPGA
Verilog 学习日志
人生如旅
11-02 1323
1、Verilog HDL简介 Verilog HDL是出现较早的硬件描述语言（HDL），比VHDL还要早，所以用户较多，特别是在工业应用，而VHDL是由美国军方开发的一种硬件描述语言，也是IEEE的标准，但应用不如Verilog广泛，在教学上应用较多。 Verilog
Verilog学习
qqq080的博客
04-25 843
目录一、Verilog语言学习1.门电路2.组合电路3.时序电路 实验目的： 1.在线Verilog编程网站学习。 2.安装并注册 Robei 软件，按照“7天学好Robei”指导书，完成练习。 实验环境：HDLBites 参考资料：大佬的知乎 一、Verilog语言学习 1.门电路 （1）非门Notgate module top_module( input in, output out ); assign out=~in;//注意，~是按位求反，！是逻辑求反 endmodule 成功后出现波形
Verilog的学习
weixin_45888898的博客
04-27 429
文章目录一、在线Verilog编程网站学习一、门电路一、选择与门二、或非门三、同或门二、组合电路一、半加器二、全加器三、2选1多路复用器三、时序电路一、D触发器二、8位D触发器三、带复位按钮的D触发器二、Robei的安装与练习 一、在线Verilog编程网站学习 网站地址：Wire 一、门电路 一、选择与门 编写代码 module top_module( input a, input b, output out ); assign out=a&b; end
FPGA学习笔记四：使用有限状态机解决输入序列判定的若干问题系列一（基于Verilog）
m0_51272018的博客
02-23 588
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 目录????前言一：简单的序列检测器（一）二：基于双状态状态机的序列检测器1.引入库2.读入数据总结三级标题四级标题五级标题六级标题 前言 提示：这里可以添加本文要记录的大概内容： 例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。 提示：以下是本篇文章正文内容，下面案例可供参考 一：简单的序列检测器 题目： （一） 示例：pandas 是基于NumPy 的一种工具，
FPGA学习笔记七：使用Verilog语言设计一个较大规模的复杂计数器（HDLBits第151-156题）
m0_51272018的博客
03-04 1169
目录????前言一、设计要求与模块功能二、各个底层模块的设计（一）千进制计数器（二）四位右移位寄存计数器（三）1101序列识别模块（四）计数使能状态机（五）复杂计数器完整状态机模块三、顶层模块的设计1.顶层的设计要点及优化(1)状态转移逻辑的设计思路(2)例化模块及其端口描述总结 前言 本文基于HDdLBits题目中的最后一个难点部分，也就是第151-156题。在学习完之前章节的各类语法、组合逻辑电路、时序逻辑电路以及状态机的设计之后，我们应该有一定的能力去设计一个更加复杂的电路。本次博客所讲述的是一个
Verilog_语言的学习
10-28
学习硬件设计语言，内容比较详细，ppt的形式突出学习的重点
verilog学习.pdf
06-04
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构 组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模 语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设 计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。 因此，用这种语言编写的模型能够使用 Ve r i l o g仿真器进行验证。语言从C编程语言中继承了多 种操作符和结构。 Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是， Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然 , 完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述
verilog 学习 简单易懂
11-10
verelog 例题 语法 设计基础
verilog语言的学习经验
10-26
有关于verilog语言的学习经验，有助于加速从语言的学习到实战操作 有关于verilog语言的学习经验，有助于加速从语言的学习到实战操作
Verilog建模技巧低级建Verilog建模技巧低级建模仿顺序操作思路篇模仿顺序操作思路篇
10-29
Verilog建模技巧低级建模仿顺序操作思路篇 非常适用verilog学习
verilog代码风格及FPGA设计思路
qq_42322644的博客
11-23 781
有限状态机 状态机状态不能太多，能合并的状态合并，减小电路综合难度。 能不用状态机最好不用，用底层电路实现。 状态机可以不用理解底层电路是什么，用综合工具实现即可。 摩尔型状态机（输出只与状态有关）比米利型状态机（输出与状态和输入有关）运行速度更快，因为不用考虑输入逻辑的延迟。 testbench $： 打印 用的不多，比较浪费cpu资源，效率很低；只是关键信号的关键时刻可以打印；通常用于长时间大型仿真中，提取关键状态信号，以确保得知仿真在正常运行。 仿真文件层次越少越好。 仿真速度过慢时，可以酌情选择合适
Verilog学习（一）
monsker3000的博客
03-01 1593
最近一段时间对Verilog产生了较大的兴趣，因此觉得学习一下Verilog的相关只是。使用的仿真平台是modlesim，这些文字一是为了记录一下学习的历程，二是为了总结当时学习的成果。 作为一个新手，看了一段时间的书以后觉得Verilog有以下特点。 1. Verilog自带并行运行效果，这在设计的时候需要特别注意。 2. Verilog中赋值有<= 和 =两种方式，这两种...
verilog学习一
Chemizi的博客
08-29 1130
一 1.verilog是硬件描述语言，归根结底是一种语言。类比C语言，C语言是用来写程序，描述一个算法。而verilog是硬件描述语言，即用它写的代码描述了一个电路系统结构（门级互联的结构模块），这个电路系统实现了一定的电路功能（功能行为模块）。 2.用verilog硬件描述语言所建立的电路系统模型由若干个模块（子模块）组成。类比C语言中子程序。 3.verilog模块可以有几种不同表达方式
Verilog学习（1）：概念，模块，数据类型，运算符表达式
AI路漫漫
01-14 2333
Verilog学习（1）：概念，模块，数据类型，运算符表达式
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值