02-Vectors

原创已于 2022-01-27 21:05:35 修改 · 131 阅读

0 ·

CC 4.0 BY-SA版权

文章标签：

#verilog

于 2022-01-27 20:15:17 首次发布

HDLBits---Vector 专栏收录该内容

9 篇文章

订阅专栏

Verilog HDL（HDLBits）

Verilog Language Basic

02-Vectors

建立一个组合电路，将输入半字（16位，[15：0]）分成低[7：0]和高[15：8]
在这里插入图片描述

module top_module( 
    input wire [15:0] in,
    output wire [7:0] out_hi,
    output wire [7:0] out_lo );
	
    //故意写错索引方向
    /*
    assign out_lo = in[0:7];
    assign out_hi = in[8:15];
    */
    assign out_lo = in[7:0];
    assign out_hi = in[15:8];
    
endmodule