建立时间与保持时间

本文详细介绍了FPGA中的建立时间(Tsu)和保持时间(Th)概念,包括它们的定义、模型,以及在寄存器间数据传输时的影响。讨论了建立时间余量和保持时间余量的计算方法,并通过实例展示了如何计算FPGA允许的最大时钟频率。此外,还阐述了违反建立和保持时间可能导致的亚稳态输出问题,以及Vivado中进行时序分析的方法。

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建立时间与保持时间

概述: 建立时间、保持时间模型展现;建立时间余量、保持时间余量的计算;以及系统允许时钟频率的最大频率计算。
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1、建立时间与保持时间概述及模型

建立时间(Tsu): 在时钟采样沿之前,数据必须保持稳定的时间,该时间量称为建立时间。

保持时间(Th): 在时钟采样沿之后,数据必须保持稳定的最短时间。

理想最优的建立时间和保持时间出现在数据中间采样的位置,如下所示,实质就是使触发器在采样沿得到稳定的数据,如果数据在时钟上升沿的建立保持时间内{latch edge-setup,latch edge+hold time}发生跳变,则会产生亚稳态输出,即输出值在短时间内处于不确定态,有可能是1,有可能是0,也可能什么都不是,处于中间态。
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### 建立时间保持时间的计算公式 在数字电路时序分析领域,建立时间保持时间是非常重要的参数。以下是它们的具体定义及其计算公式的详细介绍。 #### 1. **建立时间 (Setup Time)** 建立时间是指数据信号必须提前于时钟边沿到达触发器输入端的时间间隔。其目的是为了确保数据能够在时钟有效边沿到来之前稳定下来,以便被正确采样。 **公式**: \[ \text{Data Required Time} = T_{\text{latch}} + T_{\text{clk2}} - T_{\text{su}} - T_{\text{uncertainty}} \] 这里: - \( T_{\text{latch}} \): 触发器锁存时刻[^1]。 - \( T_{\text{clk2}} \): 同步时钟周期的一部分延迟[^5]。 - \( T_{\text{su}} \): 数据相对于时钟的有效建立时间[^1]。 - \( T_{\text{uncertainty}} \): 考虑到时钟抖动其他不确定性引入的安全余量[^5]。 当进行静态时序分析 (STA) 时,还需要考虑路径上的最大组合逻辑延时 (\( T_{\text{dp,max}} \)) 来评估是否有足够的建立时间裕量 (Slack)[^4]。 ```python def calculate_setup_time(T_latch, T_clk2, T_su, T_uncertainty): data_required_time = T_latch + T_clk2 - T_su - T_uncertainty return data_required_time ``` --- #### 2. **保持时间 (Hold Time)** 保持时间是指数据信号必须维持在其状态不变的一段时间,这段时间是从时钟边沿之后开始计时的。它的作用是防止由于数据变化过快而导致触发器无法正确捕获数据。 **公式**: \[ T_{\text{hold}} = T_{\text{c2}} - T_{\text{co}} - T_{\text{data}} \] 这里: - \( T_{\text{c2}} \): 下一级寄存器的时钟到达时间[^3]。 - \( T_{\text{co}} \): 当前寄存器的数据输出延时。 - \( T_{\text{data}} \): 组合逻辑的最大传播延时[^3]。 保持时间检查通常用于验证是否存在潜在的竞争冒险或毛刺问题[^4]。 ```python def calculate_hold_time(T_c2, T_co, T_data): hold_time = T_c2 - T_co - T_data return hold_time ``` --- #### 3. **总结** 以上两种时间分别对应了时序分析中的关键约束条件。违反任何一种都会导致功能错误或者性能下降。具体应用中,可以通过调整时钟频率、优化组合逻辑等方式改善时序表现[^5]。 ---
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