基于FPGA的一维卷积神经网络CNN的实现（六）卷积层实现

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分类专栏： 基于FPGA的卷积神经网络CNN加速 文章标签： fpga开发 cnn 人工智能
于 2022-06-11 10:00:00 首次发布
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本文详细介绍了如何在FPGA上实现一维卷积神经网络的卷积层，采用脉动阵列结构，利用DSP48E2单元进行乘加运算。讨论了卷积运算的基础、原理，并提供了具体的FPGA卷积电路设计和多通道卷积电路的搭建方法。

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卷积层实现

环境： Pytorch，Pycham，Matlab。（订阅后有问题，或者需要该节的文件 请私信）

说明： 上一节已经通过Matlab将CNN网络所需的权重参数转换为定点数。

该节在FPGA端进行卷积层的实现。

第一节：基于FPGA的一维卷积神经网络CNN的实现（一）框架
第二节：基于FPGA的一维卷积神经网络CNN的实现（二）资源分配
第三节：基于FPGA的一维卷积神经网络CNN的实现（三）训练网络搭建及参数导出（附代码）
第四节：基于FPGA的一维卷积神经网络CNN的实现（四）Matlab前向验证（附代码）
第五节：基于FPGA的一维卷积神经网络CNN的实现（五）数据量化（附代码）
第六节：基于FPGA的一维卷积神经网络CNN的实现（六）卷积层实现
第七节：基于FPGA的

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基于FPGA的一维卷积神经网络CNN的实现（一）框架
Crazzy_M的博客
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理论建立与效果展示 正在写。。。 环境：Vivado2019.2。 Part：xcku040-ffva1156-2-i，内嵌DSP个数 1920个，BRAM 600个也就是21.1Mb。 说明：通过识别加高斯白噪声的正弦波、余弦波、三角波较简单的实例来利用FPGA实现一维CNN网络，主要是实现CNN网络的搭建。 也就是将下列数据传输至FPGA，识别出下面哪些是正弦波、余弦波、三角波，通过简单实例实践，在融会贯通。 实现流程： 训练参数：通过pytorch对10000个训练集进行训练获得训练参数，反向计算不
基于FPGA的一维卷积神经网络CNN的实现（二）资源分配
Crazzy_M的博客
11-30 9975
资源分配 环境：Vivado2019.2。 Part：xcku040-ffva1156-2-i，内嵌DSP个数 1920个，BRAM 600个也就是21.1Mb。 说明：通过识别加高斯白噪声的正弦波、余弦波、三角波较简单的实例来利用FPGA实现一维CNN网络，也就是将下列数据传输至FPGA，识别出下面哪些是正弦波、余弦波、三角波，通过简单实例实践，从而实现更复杂的网络。主要是实现CNN网络的搭建，本文因为追求速度利用了大量的DSP，后期加入复杂网络进行DSP复用。 文章目录一、DSP资源分配1.第一层卷积2
基于FPGA实现CNN参数量化技术的实践与心得
最新发布
Sn_Mn的博客
07-01 2342
在上一篇中提到了在FPGA中实现网络，因为网络过于臃肿而难以综合，因此随后通过资料的查阅发现参数量化这一技术能够大大降低网络的复杂度。但在我调研过程中，我发现网络上关于参数量化的FPGA实现资料太少，因此我打算将这一过程记录下来，希望能够通过这篇博客与大家分享这一技术的实现过程以及我的一些心得。
基于FPGA的一维卷积神经网络CNN的实现（四）Matlab前向验证（附代码）
Crazzy_M的博客
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上一节已经由Pytorch框架训练得到最优的训练参数，并且已经将参数导出至.mat文件。 该节通过Matlab利用基础的乘加计算来搭建CNN网络的前向计算（不是用深度学习库），从底层熟悉CNN是怎么实现的。（知道底层怎么实现，才能在FPGA上搭建吧）.....................
基于FPGA的一维卷积神经网络算法实现（1D-CNN、BNN的FPGA加速实现）
weixin_44384867的博客
07-15 5403
本文介绍一种基于FPGA的1维卷积神经网络算法加速实现的方案，其中为了进一步提升运算速度，除了第一层卷积采用的是普通卷积运算（CONV），其余卷积层和池化层采用的是二值化运算，即二值化的卷积与池化。 运算过程包含了卷积层、池化层、批标准化层、全局池化、二值化卷积、全连接层、激活函数层，均采用RTL级代码实现，即全部采用Verilog HDL代码实现，兼容Intel Altera FPGA 与 AMD Xilinx FPGA，便于移植。
FPGA完成CNN卷积层
monkeynight的博客
12-01 617
所以符号位为1，指数为-3+15=12，所以指数位为01100，尾数位为0100000000。卷积部分无非就是数据的相乘和相加，设计好乘法器和加法器并保存得到的结果（16）。这里选择0.3+0.2，与0.3+0，对应二进制可以运算，结果无误。举例一个平常的数，这次反过来，如-1.5625×10^(-1)将计数一次得到的结果存储下来，用于后面的卷积，这里不做演示。这里采用4*5，与一个很小的数与0相乘，结果无误。5的矩阵，1-25的依次排列，过滤器选择2。2，就需要将1，2，6，7提取出来。
基于FPGA的一维卷积神经网络CNN的实现（三）训练网络搭建及参数导出（附代码）
Crazzy_M的博客
05-24 5536
训练网络搭建 环境：Pytorch，Pycham，Matlab。 说明：该网络反向传播是通过软件方式生成，FPGA内部不进行反向传播计算。 该节通过Python获取训练数据集，并通过Pytorch框架搭建的CNN网络进行网络的训练。 并将训练的最优参数导出，这一节先导出至Matalb进行网络的验证以及数据的量化。 文章目录1.数据集的获取1.1 正弦波的获取1.2 余弦波的获取1.3 三角波的获取 1.数据集的获取 首先明白我们识别的波形为，正弦波，余弦波，三角波。 没有噪声的信号波形如下所示，没有噪声的
基于FPGA的一维卷积神经网络CNN的实现（五）数据量化（附代码）
Crazzy_M的博客
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上一节已经通过Matlab中基础的乘加运算进行了CNN网络的前向计算过程。该节利用Matlab将导出的CNN网络所需要的参数进行定点量化，最后传输至FPGA端进行计算。
基于HLS的高效深度卷积神经网络FPGA实现方法1
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在基于HLS（硬件描述语言）的FPGA（现场可编程门阵列）实现深度卷积神经网络（CNN）时，设计思路需兼顾硬件效率和网络的紧凑性。以下是几个关键知识点： 1.1 考虑硬件友好和网络小巧的设计思路 1.1.1 填充方式的...
CNN-卷积神经网络在FPGA上的实现（一） fpga开发.pdf
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基于FPGA的CNN卷积神经网络的测试和仿真
ZdqDeveloper的博客
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在这里，我们假设已经完成了CNN的硬件设计，并且生成了相应的比特流文件（bitstream），可以直接加载到FPGA中进行测试。testbench是一个模拟环境，用于生成输入数据，并将其输入到CNN中，然后验证CNN的输出是否符合预期。在仿真过程中，我们可以观察CNN的输入和输出信号，并验证CNN的功能和性能是否符合预期。在这个例子中，我们将输入数据设置为全1（0xFF），然后在下一个时钟上升沿时将输入数据设置为全0（0x00），最后使用。在这个testbench中，我们首先定义了输入和输出信号，其中。
FPGA实现三层CNN
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文章地址：https://blog.csdn.net/muxi_huang/article/details/117202366，见第一点“Modelsim找不到文件”
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这是FPGA实现CNN卷积神经网络加速的算法。包括了细节和架构！
CNN-FPGA:使用Verilog实现的CNN模块，可以方便的在FPGA项目中使用
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CNN - FPGA 项目由来   毕业设计，为了蹭热点，选了几个和人工智能相关的课题，本意是希望通过毕业设计让自己了解一下机器学习，比如CNN一类的。很不幸，被体系结构实验室的老师抢走了。于是就面临了这个偏硬件的课题，用FPGA加速人工智能算法。   毕竟只是本科毕业设计，这个课题在我手里就变成了用FPGA加速CNN，本来的目的还是要完成，在大致了解了CNN之后，还是在极不情愿中做完了这个项目。   项目本质很简单，使用Verilog实现了一些CNN的模块。几乎没有多少实用价值。 另外，和大多数FPGA加速CNN的项目一样，本项目只能运行推断，不能学习，所以没有后向传播这不怪我，Xilinx自己都已经放弃治疗了。 使用   模块设计上参照了tensorflow。因为使用了全并行的设计，所以没有引入时序，也没有做流水线我不信哪块FPGA板子的部件延迟会大过总线周期，所以在资源占用上很不合理
CNN FPGA加速概述
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来自MIT深度学习团队撰写的FPGA CNN加速技术简介，里面有很多干活哦！
keras-conv1d:小型一维CNN，用于测试FPGA部署
05-18
keras-conv1d 描述 用Keras训练和评估一维卷积神经网络的代码。 使用多个通道和过滤器来探索conv1d选项。 该示例适用于的原始惯性信号。 设置 使用miniconda安装所有依赖项（来自 ）： 通过在您的主目录中获取install_miniconda.sh来安装miniconda2 。 注销并在此之后重新登录。 cp install_miniconda.sh ~ / cd ~ source install_miniconda.sh 安装其余依赖项： cd ~ /keras-conv1d source install.sh 每次登录时，请进行以下设置： source setup.sh 跑步 cd train python keras_conv1d.py
一种基于FPGA的卷积算法
qq_40268672的博客
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使用FIFO实现二维卷积 如上图，共有三组寄存器，每组寄存器可存储三个数据，第一个时钟周期，Buffer1读入第一行的前三个数据，Buffer2读入第二行的前三个数据，Buffer3读入第三行的前三个数据，之后，各个寄存器组左移K-1次，这里K=3，之后，寄存器组1从寄存器组2的FIFO中读取一行数据(0,11,12)，寄存器组2从寄存器组3的FIFO中读取一行数据(0,21,22),而最右边的...
基于FPGA的卷积神经网络实现（一）简介
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qq_38798425的博客
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目录： 简介 框架 资源分配（1） 资源分配（2） 数据量化（1） 数据量化（2） 数据读写 卷积模块 池化、全连接与输出 事先声明，仅用于记录和讨论，有任何问题欢迎批评指正，只是觉得菜的大佬们请绕路，就不用在这里说大实话了，因为本身就是一个粗糙的demo。ISE的v文件在github，由于大家想要vivado工程，我就做了一个，有点大，传到了百度网盘。 链接：https://pan.baidu.com/s/1OEUPTEQ3miRcPFCaWy-3MA 提取码：bqit 提起把项目代码讲解一下的念头主
【基于FPGA的卷积算子实现】视频消抖
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通过FPGA对数据进行多行数据缓存，实现数据的卷积、滤波等数学运算；以视频消抖算子为例，就是通过傅里叶变换，先将数据从时域转换到频域，通过离散函数实现卷积、滤波；通过对函数处理，得到相关算子：[+1 -1 +1][-1 +1 -1][+1 -1 +1]然后对计算结果求绝对值，并计算均衡系数。
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