Vivado HLS设计流程及实例演示

引言

     Vivado HLS给FPGA设计提供了一种新的方式，可以让软件工程师直接介入FPGA开发，加速了各种算法在FPGA上实现和应用的进程，特别是在如今人工智能大潮流下，Vivado HLS可以加速各种机器学习，深度学习算法在FPGA上的实现，加速算法落地和产业实现。

1、传统的RTL设计流程

     传统用于FPGA设计的方法都是基于RTL描述的，RTL即基于Verilog/VHDL等硬件描述语言直接对所需要实现的硬件进行描述，然后生成相应的硬件电路，基本流程如下图所示：

2、基于C/C++的Vivado HLS设计流程

     基于C/C++的Vivado HLS设计流程采用C/C++高级程序语言进行FPGA开发，可以使软件工程师直接介入FPGA硬件开发，可以加速各种应用落地，基本流程如下所示：

    在Vivado HLS中与在Vivado中类似，具体的设计流程有添加C源文件，添加C测试文件，C仿真，C综合，C/RTL联合仿真，导出RTL等几个步骤，基本流程如下图所示：