1. 项目背景
- 多通道并行,有IO、资源量有要求
- 多时钟域,对全局时钟网络、PLL数量有要求
- 涉及高精度时间测量(ps量级),对信号源使用的LVDS接口数量有要求
2. FPGA选型考虑因素
参数 | 原则 |
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IO、LVDS个数 | 越多越好,一个板子上可以实现更多通道,考虑余量 |
功耗 | 越低越好,C10有标压(1.2V)和低压(1.0V)两种,我们选低压 |
速度 | FPGA速度等级,影响到memory、clock tree的最大运行频率,STA时使用的延时信息也不同。Cyclone 10的I8太慢(362MHz),I7还可以(472MHz) |
尺寸 | 越小越好(FBGA,Fine-Pitch Ball Grid Array 较好),和资源量也有关系 |
资源量 | 越多越好,资源使用量大于70%时序不易满足 |
底层结构 | LE/ALM在TDC延迟链的延时特性差别不大,但是延时温度特性差别很大,LE很差 |
全局时钟 | 是否满足多时钟域的设计,是否有频率刁钻的时钟必须独占一个PLL |
成本 | 越低越好 |
能否购买 | 能否买到评估板,正品供货量、周期 | <