Arist.

[1] H. Chen and D. D.-U. Li, “Multichannel, low nonlinearity time-todigital converters based on 20 and 28 nm FPGAs,” IEEE Trans. Ind.Electron., vol. 66, no. 4, pp. 3265–3274, Apr. 2019.[2] Y. Wang, Q. Cao, and C. Liu, “A multi-chain merged tapped delay li

3 问题、挑战、未来研究方向为了更好地理解基于FPGA的TDC的应用场景，分析最近基于FPGA的TDC实现的结果是很重要的。这将有助于确定TDC的体系结构限制，这些限制应该通过未来的研究来解决，从而能够在新兴的应用中使用基于FPGA的TDC。表1概述了最近基于FPGA的TDC，根据第二节中提出的分类法进行分组。还报告了最近关于ASIC TDC的部分清单。请注意，基于ASIC和FPGA的TDCs之间的比较不能以公平的方式进行。虽然它们可能在一些领域通用，但这两个实现的目标通常是不一样的。表1中给出了ASI

2.1 粗计数模块粗计数模块是TDC的基础。[35-37]是其实施实例。这一结构可以使用半加器和寄存器（用于在每一系统时钟周期存储和更新计数器的值）实现。主要有两种变体。第一种，计数寄存器从零开始计数，当检测到有效输入信号时，在该时钟周期增长计数值，即被测信号，后文中称为HIT。第二种，在每次HIT信号到来时俘获当前时刻的时间戳。通过比较获得的时间戳，获取两次事件的时间信息。粗计数模块的测量范围和分辨率可通过如下方式获得：第二种结构的优势在于便于实施和资源节约。然而，可实现的最大分辨率受到系统时钟频

1.1 高精度时间数字转换器概述(TDC)TDC常被用于测量时间间隔，广泛应用于物理研究、飞行时间测量领域等。虽然分辨率是一个重要的参数，但TDC非线性将直接影响整个系统的精度。此外，全数字锁相环（PLL）、频率发生器、光检测和测距（激光雷达）系统等应用要求每秒多次测量，以提高其可靠性。因此，在现代TDC体系结构中，不仅要提高TDC的分辨率，而且要提高TDC的线性和采样率。在选择架构时，功耗和资源利用也是重要的因素，因为现代应用领域常常是要求多通道并行测量。目前的竞争市场增加了对较低开发时间和快速原型的