quartus II波形仿真错误：Error: Waveform2.vwf.vt(30): near “,“: syntax error, unexpected ‘,‘ # ** Error 解决方法

Error: Waveform5.vwf.vt(30): near “1”: syntax error, unexpected INTEGER NUMBER, expecting ‘)’ Error: e:/quartus/modelsim_ase/win32aloem/vlog failed. Executing ONERROR command at macro ./deng01.do line 4 解决方案: 1:将输出端口output改为其他名字 2:输入端名称开头不能是数字 ...

单纯分享一下在学习中遇到的一些问题，希望通过记录来培养自己解决问题的思维能力，如有做得不好的地方，望指正

二、文件名命名不正确，要么包含汉字要么以数字开头，请统一改为纯英文。一、输入输出端口命名不正确，请检查是否符号标准。

quartus ii 13.0波形仿真

我的代码编译没有问题，一仿真就出现这个错误，而且还不是在文本框里，有没有大佬知到该如何解决？

这么说把Quartus II 13.0是我目前来讲见过最恶心的软件，总是一大堆麻烦事，稍微哪里没弄好就后面全都出问题。很多人在写完Verilog代码的时候要去进行仿真测试，但是你会发现你代码什么的都没有问题但是在Quartus II 13.0里面去仿真的时候没有出结果。总之就是很莫名其妙。所以今天我们去分享一下怎么来解决这个问题。（耐心看完，可以帮助到你的，相信我）

本人是纯纯的小白，请不要提问任何问题，我肯定不会！ QuartusII版本：13.0 之前在实验课上用Quartus画电路图，正常创建项目（File→NewProjectWizard）、创建电路图文件（File→New→BlockDiagram/SchematicFile）、创建波形模拟文件后（File→New→UniversityProgramVMF），跑波形模拟的时候报这个错误： 老师很细心地帮我检查了很久，发现我的电路没有问题，软件设置也没有问题，使用的器件也都是兼容的（Ass...

ModelSim-Altera was not found. Please install ModelSim-Altera which is included with the Quartus II installer, or use the Quartus II Sim ulator instead by selecting"Simulation> Options> Quartus II Simul ator"

QuartusII原理图编译没问题但是仿真报错，一般这是因为我们在破解时没有全部破解，上述报错可能是QuartusII自带的ModelSim没有被破解成功导致的。

初次使用Quartus II 15.0，简单的画好器件连接图后新建VWF文件进行仿真，此处使用的仿真软件是modelsim，发现在进行功能仿真（run function simulation）时出现报错如下： Error: (vsim-19) Failed to access library "cyclone_ver" at "cyclone_ver" 这样类型的报错，有96处，大致意思为

最近在学习FPGA的时候，在使用quartus与modelsim联合仿真时总是出现错误# Error: Error loading design #Pausing macro execution，如下图： 在网上查看了许多的博客，都不能解决我的问题，一一排除既不是因为test bench的名字设置的与.vht文件的顶层实体名字不匹配的原因，也不是文件未被包含且未加入工程的原因。后来野火的客服告诉我可能是modelsim软件安装目录有问题，我就查看了一下软件安装目录： 安装目录没有中文或中文字符.

在两个没有例化对方的模块（其中有一个模块为顶层模块，假设为A.v，另一个为B.v）当中，若在测试文件tb中同时对两个模块例化时，modelsim开始仿真后会出现error loading design的情况，此时需要在quartusii中assignment-seething-simulation填加tb.v的地方同时添加B.v，才能顺利成功进行联合仿真。在ip核例化测试时，也需要在相应的文件下找到ip核生产的.v文件，并按上述加入simulation中，不然也会报出相同的错误。

1.Found clock-sensitive change during active clock edge at time on register ""　　原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。　　措施：编辑vector source fil

# ** Error: Waveform33.vwf.vt(62): near ",": syntax error, unexpected ',' # ** Error: C:/altera/13.1/modelsim_ase/win32aloem/vlog failed. # Executing ONERROR command at macro ./baoshi.do line 4