Rule110电路

艺术家都是疯子

已于 2023-05-14 15:27:35 修改

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分类专栏： # verilog编程基础文章标签： fpga开发硬件工程

于 2023-05-14 15:25:37 首次发布

本文链接：https://blog.csdn.net/qq_44830822/article/details/130669290

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该文描述了一个基于规则110的一维单元格状态演化问题，使用卡诺图化简得到电路表达式。在Verilog中实现了一个模块，处理包括边界条件在内的单元格状态更新，每次时钟边沿触发时，根据当前状态和相邻状态更新单元格状态。

有一个一维单元格数组（开或关）。在每个时间步长中，每个单元格的状态都会发生变化。在规则 110 中，每个单元格的下一个状态仅取决于其自身及其两个相邻单元，如下表所示：

思路：将表格用卡诺图化简求出电路表达式

将左记为l，右记为r，中心记为c，最后化简出来的表达式是：res = c&~(l&r) + (~l&r) + (l&r&~c);

module top_module(
    input clk,
    input load,
    input [511:0] data,
    output [511:0] q
); 
    always @ (posedge clk) begin
        if (load)
            q <= data;
        else begin
            for (integer i = 0; i < 512; i++) begin
                if (i==0)
                    q[0] <= (q[i]&~(q[i+1]&0))|(~q[i+1]&0)|(q[i+1]&0&~q[i]);
                else if (i==511)
                    q[511] <= (q[i]&~(0&q[i-1]))|(1&q[i-1])|(0&q[i-1]&~q[i]);
    			else
                	q[i] <= (q[i]&~(q[i+1]&q[i-1]))|(~q[i+1]&q[i-1])|(q[i+1]&q[i-1]&~q[i]);
            end
        end
    end
endmodule

分类讨论一下边界问题即可得出答案。