UVM的sequence机制

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于 2024-10-05 16:31:08 首次发布
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什么是UVM的sequence机制

  • 控制并产生一系列事务，并将事务发送给driver的一套机制
  • 是一个过程，需要消耗仿真时间，需要用在task phase当中

（1）控制何时产生、发送事务

（2）产生事务

（3）发送给driver

UVM sequence机制过程

  1. 仿真进入某一个task phase，比如run phase，与sequencer相连的sequence就会被启动
  2. 启动后的sequence会在内部产生一个事务对象并处于等待状态
  3. 当driver要驱动DUT时候，首先要从sequencer获得一个事务对象，driver向sequencer发送一个事务请求,sequencer收到这个请求会将这个请求转发给sequence
  4. sequence收到请求后会将已经产生好的事务对象发送出去，先发送给与自己相连的sequencer，再由sequencer转发给driver
  5. driver收到事务后，对此事务进行一系列处理，比如驱动DUT等
  6. driver处理好当前事务，会产生一个完成好的标志响应，先发送到sequencer，再转发给sequence
  7. sequence得知driver已经处理好当前事务，会产生下一个事务，并继续等待

以上过程，循环往复，直到所有的事物都产生完毕

测试平台示意图

为什么要使用UVM sequence机制

UVM将激励的产生完全从测试平台独立出来，提高组件的独立性， 将事物的产生和驱动分离

UVM sequence机制的原理

00 参与sequence机制主要有三个部分

driver、sequencer、sequence：sequence扮演一个中间者的角色，事务的产生在 sequence当中，事务的处理在driver当中

01 sequencer中的实现

很复杂的sequencer实现，UVM已经全部给出，不需要细究

  1. 当进入某一个task phase，sequencer检查其内部的
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sequence、sequencer、driver关系 三者的关系如上图所示： - sequence产生目标数量的sequence item，并通过随机化使每一个sequence item对象的数据内容不同 - sequence item经过sequencer流向driver - driver将每一个流入的item（req）进行数据解析，按照与DUT的接口协议写入，形成有效激励 - 如有需要，driver解析完一个item后，会将最后的状态信息写回item，再返回给sequencer（rsp），最终抵达s
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在UVM中，sequence是用来生成和控制测试序列的一种机制。根据引用[1]中的内容，sequence可以分为普通的sequence、中间的virtual sequence和顶层的virtual sequence。其中，普通的sequence是最基本的测试序列，而virtual sequence是由其他sequence组成的更复杂的测试序列。顶层的virtual sequence是在最顶层的virtual sequencer中启动的sequence。根据引用[2]中的内容，顶层的virtual sequence的starting phase不是null，而其他子类sequence的starting phase都为null。 在UVM中，可以使用uvm_config_db来配置sequence。根据引用[3]中的代码，可以使用uvm_config_db来设置默认的sequence。这样，在特定的环境中，可以通过配置来指定使用哪个sequence。 总结起来，uvm sequence是用来生成和控制测试序列的一种机制。它可以分为普通的sequence、中间的virtual sequence和顶层的virtual sequence。可以使用uvm_config_db来配置sequence。
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