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RSS订阅原创 万兆以太网MAC-RX模块设计之丢弃帧模块编写（CRC_Process）
万兆以太网MAC-RX模块设计之丢弃帧模块编写（CRC_Process）
2025-07-13 19:47:48
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原创 10G万兆网MAC层只带掩码的CRC32校验以及MAC_rx模块改进
本次文章主要是在上篇文章的基础上，增加了CRC32的校验并对MAC_RX模块进行部分改进。
2025-07-01 20:37:20
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原创 SystemVerilog之数据类型
其实SystemVerilog是每个FPGA设计师或者IC设计/验证所必不可少的一门编程语言。今天着重来讲一下关于SV的数据类型。
2025-06-29 19:39:22
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原创 基于10G EthernetPCS/PMA搭建MAC层只MAC_RX编写与仿真验证
基于10G EthernetPCS/PMA搭建MAC层只MAC_RX编写
2025-06-26 23:28:46
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原创 XAPP585 serdes_1_to_7_mmcm_idelay_sdr 代码解读（上）
XAPP585 serdes_1_to_7_mmcm_idelay_sdr 代码解读（上）
2025-06-19 12:01:41
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原创 GT收发器配置讲解与示例
在考虑是否开启收发BUFFER时，主要考虑场景是否有严格的时延需求，若没有则开启Buffer，如果有则关闭Buffer的使用，变相会使用相位对齐电路。随后就是对收发先速率以及收发的参考钟进行选择（参考钟选择主要参考硬件设计，以及所需接口需求，如SATA3 线速率是6G，参考时钟可以选择150，并没有156.25）；首先在Vivado 中搜索GT收发器的IP核，随后就会选择GT收发器的类型，以及一些时钟选择、复位的共享逻辑是否放在核内，这里推荐将共享逻辑放在核外，这样可以更加充分利用资源。
2025-05-23 23:34:39
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原创 关于SRIO链路复位问题的总结
通过6、7、8可以得出发端的sys_rst复位会影响收端的phy_rcvd_link_reset信号的产生，所以只需要将发端的link_reset拉高维持一段时间后，确保收端phy_rcvd_link_reset信号产生后，开始拉低发端的link_reset，同时检验link_reset的下降沿，当link_reset下降沿到来时，拉高发端的sys_rst，仿真图如下所示。3、当收端的phy_rcvd_link_reset拉高的同时log_rst也会拉高，仿真图如下。
2024-08-03 22:26:18
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空空如也
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