CodingCos的博客

它将多个Bank组合在一起形成一个Bankgroup，目的是为了进一步提高内存访问的并行性和带宽。DDR的bankgroup可以理解为是将颗粒分成了group进行操作，也可以抽象成是把黑色颗粒chip内又独立成了各个单独的小颗粒，即各个bankgroup。我们每次发送的读写命令都是操作的各个颗粒里面同一个位置的bank。比如chip0的bank3，chip1的bank3，chip2的bank3…：Bankgroup包含多个Bank，可以理解为Bank的上一级组织结构。

这是因为在这种设计中，每个DDR颗粒可以输出 8bit 数据，而这个Rank总共有8颗这样的芯片，所以它们被同时访问的bank以及bank内的行地址和列地址都是完全一致的。由于缓存行内的字在内存中是连续紧邻的，我们可以充分利用cell阵列中的行缓存。在 Rank 中，每个芯片(内存颗粒) 都共享内存通道的地址线、控制线和数据线，同时每个芯片(内存颗粒)还提供一组输出线，这些输出线汇聚成内存条的总输出线。值得注意的是，有些DIMM条的设计是双面的，即每面都布有内存芯片，这样的DIMM条就拥有两个rank。

这个格子(cell)阵有很多列（Column）和很多行（Row），这样我们想存取某个格子(cell)，只需要告知是哪一行哪一列就行了，这也是为什么内存可以随机存取而硬盘等则是按块存取的原因。和表格的检索原理一样，先指定一个行（Row），再指定一个列（Column），就可以准确地找到所需要的单元格，这就是内存芯片寻址的基本原理。实际上每个格子的存储宽度是内存颗粒（Chip）的位宽，在这里由8个Chip组成一个Rank，而CPU寻址宽度是64bit,所以64/8=8bit，即每个格子是1个字节。

通道是CPU与内存之间的独立数据传输路径，每个通道包含完整的信号线（数据线、地址线、控制线）。位宽：每个通道的位宽通常为 64位（现代DDR标准），双通道则为 128位，以此类推。带宽公式。

比如，3GHz的CPU，假设每个周期处理4个指令（IPC=4），理论峰值是3×4=12G指令/秒。大家有没有想过 CPU 的速度可以达到2.5G或者3G，那么芯片上DDR的带宽需要达到多少才能满足CPU的需求呢？而CPU的处理速度如果很高，比如每个周期处理多个指令，可能需要更高的内存带宽来支持数据供给，否则CPU会因为等待数据而闲置，影响性能。，表示CPU每秒的时钟周期数，但实际性能还与架构（IPC，每周期指令数）相关。另外，实际应用中，CPU通常有缓存层次结构，可以缓解内存带宽的压力，