FPGA基础 -- Verilog 结构建模之模块实例引用语句

Verilog 结构建模中的“模块实例引用语句（Module Instantiation）”，包括 语法规则、实例化方式、实例参数配置（parameter）、多实例管理、跨文件引用、顶层集成策略 等方面，帮助你在实际 FPGA 项目中灵活构建复杂系统。

一、什么是模块实例引用语句？

模块实例引用（Module Instantiation）是将已有定义的模块 调用 到当前模块中形成层次结构的关键语句，是结构建模的核心。

就像搭积木一样，每个模块是一个“积木块”，通过实例引用将这些模块组合成系统。

二、基本语法形式

1. 位置匹配方式（不推荐）

module_name instance_name (signal1, signal2, ..., signalN);

例子：

adder u1 (a, b, sum);

⚠️ 缺点：信号位置必须严格按端口顺序排列，不利于维护、易错。

2. 命名连接方式（推荐）

module_name instance_name (
    .port1(signal1),
    .port2(signal2),
    ...
);

例子：

adder u1 (
    .a    (a_in),
    .b    (b_in),
    .sum  (sum_out)
);

✅ 优点：顺序无关、可读性强、便于后期维护。

三、模块带参数的实例化（参数化模块）

在结构建模中，我们经常需要多个功能一样但参数不同的模块，这时候就需要使用 parameter参数配置。

1. 模块定义带参数

module adder #(parameter WIDTH = 8) (
    input  [WIDTH-1:0] a,
    input  [WIDTH-1:0] b,
    output [WIDTH:0]   sum
);
assign sum = a + b;
endmodule

2. 实例引用中设置参数

✅ 方式1：显式指定参数（推荐）

adder #(.WIDTH(16)) u_adder1 (
    .a(a16),
    .b(b16),
    .sum(sum16)
);

✅ 方式2：位置匹配指定参数（不推荐）

adder #(16) u_adder2 (...);  // 依赖参数顺序，维护困难

四、跨文件模块引用

在工程中，一个模块往往定义在另一个 .v 文件中，结构建模需要 正确引用路径并加入编译顺序。

方法：

• 使用 include 或手动加入多个 Verilog 文件；
• Vivado、Quartus 等工具中可通过 GUI 或 Makefile 添加多个 .v；
• 顺序需保证“被调用模块在前”。

五、多个模块实例的管理（多例化）

结构建模常用于创建多个模块实例，如多个加法器或多通道处理器。

示例：例化4个加法器

genvar i;
generate
    for (i = 0; i < 4; i = i + 1) begin : gen_adders
        adder #(.WIDTH(8)) u_adder (
            .a   (a_bus[i]),
            .b   (b_bus[i]),
            .sum (sum_bus[i])
        );
    end
endgenerate

使用 generate + for 搭配 genvar 是结构建模的高级技巧，适合规模化模块生成。

六、结构建模中的顶层模块设计建议

七、例子总结：带参数结构建模例化模块

// 模块定义（adder.v）
module adder #(parameter WIDTH = 8)(
    input  [WIDTH-1:0] a,
    input  [WIDTH-1:0] b,
    output [WIDTH:0]   sum
);
assign sum = a + b;
endmodule

// 顶层模块（top.v）
module top (
    input  [15:0] in1,
    input  [15:0] in2,
    output [16:0] result
);
adder #(.WIDTH(16)) u_adder (
    .a   (in1),
    .b   (in2),
    .sum (result)
);
endmodule

八、模块例化的工程实战建议