Verilog HDL 使用笔记--连接运算符的使用

连接运算符时硬件描述语言中一种比较特殊的运算符，它的作用是将两组或两组以上的信号用大括号括起来，拼接成一组新的信号。如：
{a，b，d，3’b101}
如果a与d都是一位的信号，而b是四位的信号，则上例连接运算符操作后产生的信号有9位的位宽。
它等价于{a,b[3],b[2],b[1],b[0],d,1’b1,1’b0,1’b1}，注意上例中，常数表达式前面的位宽时不能缺省的，如3’b101中的1，根据数据表达的定义，在位宽缺省的情况下，实际位宽时以32位或以上表示。
对一些重复信号的连接，连接运算符还可以用它的简化表示方式{n{a}}。这里的a表示被连接对象，n时重复连接的次数，它表示将信号a重复连接n次：
{4{w}}等价于{w,w,w,w}
进一步还可以有嵌套的表示方法，如：
{b,{3{a,b}}}等价于{b,a,b,a,b,a,b}

注意！！！在作为顶层例化信号输入时，需要加上大括号如：
.a ({a，b，d,3’b101})