脉动阵列实现卷积计算

最新推荐文章于 2023-12-14 22:30:52 发布
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脉动阵列实现卷积计算

1、将卷积计算转化为矩阵与矩阵乘
2、通过脉动阵列实现矩阵乘法

脉动阵列的概念最早在1982年提出，在2017年6月26日的第44届International Symposium on Computer Architecture (ISCA)上，谷歌公司提出了用于数据中心服务器端进行神经网络推理加速的张量处理器Tensor Processing Unit (TPU) ​，其相比于服务器端的CPU与GPU速度快了近15-30倍。（谷歌论文：In-datacenter performance analysis of a tensor processing unit）

将卷积计算转化为矩阵乘法运算

此处可参考文章：链接: link
例一：
在这里插入图片描述
例二：如下图，特征图像 F 大小为 3 x 3，通道数为 2；卷积核 W 和 G 大小为 2 x 2，卷积核个数为 2。
在这里插入图片描述

通过脉动阵列实现矩阵乘法

每一个PE就是一个乘加器MAC。

值得注意的是，在使用脉动矩阵进行矩阵计算的时候需要对数据调整好形式，按照一定顺序，分时进入脉动阵列。

模式一：在脉动阵列中流动的是输入和权重乘的中间结果，权重存储在脉动计算单元中。
（参考文章：链接: link）

在这里插入图片描述
数据的输入与输出在不同列方向是错拍的，但是有多个矩阵相乘时，可以实现连续流水错拍输出。当脉动阵列的规模很大时，大尺度的矩阵相乘也会在较少的时钟周期下按节拍输出，十分高效。

模式二：在脉动阵列流动的是输入和权重，而每一步的结果保存在脉动计算单元中。
（参考文章：链接: link）
在这里插入图片描述

本文是我对我看的文章的一个简要概括。（引用的文章在文中都有链接，内容更加详细，介绍更清楚）

极智AI | 一文看懂 Google TPU 脉动阵列加速卷积计算原理
极智视界
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本教程详细解释了 Google TPU 脉动阵列加速卷积计算原理。
基于Verilog搭建一个卷积运算单元的简单实现
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脉动阵列在二维矩阵乘法及卷积运算中的应用
anntang18的博客
08-30 1万+
脉动阵列（Systolic Array）本身是一个“古老”的概念，在1982年就已经提出了，可是，最近由于Google的TPU采用了这个结构作为计算的核心结构，脉动阵列又一次地火了起来。我也是因为关注TPU才开始去了解脉动阵列的，但是由于目前脉动的阵列比较零散，在搞明白脉动阵列以及TPU怎么使用脉动阵列进行卷积的过程中走了很多“弯路”，所以就用这篇文章作为我学习脉动阵列的笔记，也记录一下我自己对脉
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基于脉动阵列实现矩阵卷积（FPGA)
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今天要写第一篇博客
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卷积神经网络流程图_基于脉动阵列的卷积计算模块硬件设计
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争取早日成为硅农
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Eyeriss: A Spatial Architecture for Energy-Efficient Dataflow for Convolutional Neural Networks》是一篇由谷歌、麻省理工学院和斯坦福大学的研究人员合作撰写的论文。该论文于2016年在IEEE International Solid-State Circuits Conference (ISSCC)上发表。
脉动阵列
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脉动阵列是一个比较古老的概念，早在1982年就有了，可是，最近google的TPU采用了这个结构，脉动阵列又火了起来。我也是从今年新入职了一家公司后才接触到的，对比之前自己设计的AI架构，脉动阵列确实有很多优势。所以本文从传统AI计算架构和脉动阵列的对比来说明脉动阵列的设计方法和优势。 卷积运算 在正式介绍AI硬件架构前，简单讲一下卷积运算。因为卷积运算在CNN中发挥着重要作用，...
基于线性脉动阵列的卷积神经网络计算优化与性能分析
01-20
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本文是在看了一个博客之后才知道怎么做的，就是这个博客FPGA脉动阵列的设计，可惜的是这个博客是转载的，原博客已经找不到了。但是其介绍的还是很详细的，在次基础上我完成了自己的的3*3脉动阵列的设计。本文后面会给出一个PPT文档，也是介绍脉动阵列的，FPGA脉动这列的设计这篇博客似乎也是这个PPT启发的。 一、引言 引言的大部分内容来自《VLSI数字性信号处理系统：设计与实现》一书。 脉动结构(也称脉...
谷歌TPU_脉动阵列实现矩阵乘法（附完整Verilog代码）
争取早日成为硅农
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谷歌的 TPU（张量处理单元）是一种专门为机器学习工作负载优化的定制硬件加速器。TPU 通过高效地执行矩阵乘法、卷积运算和其他常见的神经网络操作，以提供比传统 CPU 或 GPU 更快的训练和推理性能。谷歌 TPU 的基本构建块是一个称为 TPU 芯片的 ASIC（应用特定集成电路），其中包含了数千个小型处理单元，它们被称为“计算核心”或“TPU 内核”。这些内核提供了高度并行的计算能力，并且专门优化了常见的矩阵操作，如卷积和矩阵乘法。
二维脉动阵列的矩阵乘法
Blog Life
12-12 6757
脉动阵列一种由众多简单的PE（Processing Element，处理元件）按规则排列的硬件架构
基于脉动阵列的矩阵乘法加速（FPGA）
m0_50735735的博客
03-30 1万+
基于脉动阵列的矩阵乘法加速（FPGA） ​ 原本准备做FADDEV求逆矩阵算法的FPGA实现，其中有一个概念挺吸引人，就是：脉动阵列。 1、脉动阵列 ​ 先来讲讲脉动阵列的概念，脉动阵列其实是一种处理单元的结构。数据同步流过，能够减小降低重复访问，调高处理效率和资源消耗。 ​ 其实这是个比较旧的概念了，1982就有学者提出了。18年谷歌提出的TPU（Tensor Processing Unit）让这个概念回到大众视野，通过脉动阵列可以设计完成矩阵乘法和卷积的操作。今天先讲讲矩阵乘法的实现。 2、脉动阵列结构
基于二维脉动阵列的矩阵乘法
weixin_44639164的博客
04-27 1764
脉动阵列，其核心概念是让数据在运算单元的阵列中进行流动，减少访存的次数，并且使得结构更加规整，布线更加统一，提高频率。
卷积神经网络 脉动阵列
最新发布
01-14
### 卷积神经网络中的脉动阵列 #### 脉动阵列概述 脉动阵列是一种特殊的并行计算架构，特别适用于矩阵乘法和卷积运算。这种架构能够高效地执行大规模的数据流处理任务，在深度学习尤其是卷积神经网络(CNN)的应用中表现出色[^1]。 #### 数据流动机制 在脉动阵列中，数据按照预定路径有序移动，形成一种波浪式的传播效果。对于CNN而言，输入特征图与滤波器之间的逐元素相乘累加操作可以在这样的结构内被高度优化。具体来说，输入数据和权重会沿着不同的方向流入各个处理单元，并在那里完成必要的算术逻辑运算[^3]。 #### FPGA实现细节 当利用现场可编程门阵列(FPGA)构建脉动阵列时，可以显著提升卷积层的吞吐量和能源效率。相比于传统CPU或GPU平台，FPGA提供了更高的灵活性和更低能耗的选择。借助高层次综合工具(HLS)，开发者可以用更高级别的语言编写算法，从而简化设计流程并缩短开发时间[^2]。 #### 实际案例分析 Google Tensor Processing Unit (TPU) 是一个典型的例子，它内部集成了专门用于加速卷积计算的脉动阵列。除了基本的卷积外，TPU还配备了额外的功能模块如矢量计算单元、激活单元等，共同协作以支持完整的DNN推理过程。这些组件之间通过精心设计的数据通路相连，确保了高效的流水线作业[^5]。 ```cpp // C++ HLS Code Example for Convolution Operation on Pulse Array void conv_layer( hls::stream<float> &in_stream, hls::stream<float> &out_stream, const float weights[INPUT_SIZE][KERNEL_SIZE], int input_size, int kernel_size, int stride) { #pragma HLS INTERFACE axis port=in_stream out_stream #pragma HLS ARRAY_PARTITION variable=weights complete dim=0 static float buffer[BUFFER_SIZE]; // Load data into local buffer and perform convolution... } ```
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