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A）创建工程（选择的芯片为 family=Cyclone II；name=EP2C5T144C8）
C）编译与调试（包含编译调试过程中的错误、警告信息以及资源消耗）
A）创建工程（选择的芯片为 family=Cyclone II；name=EP2C5T144C8）
C) 编译与调试（包含编译调试过程中的错误、警告信息以及资源消耗）
A）创建工程（选择的芯片为 family=Cyclone II；name=EP2C5T144C8）
C）编译与调试（包含编译调试过程中的错误、警告信息以及资源消耗）
1、任选一条指令，介绍指令的过程、信息流动的情况以及执行时控制信号的值。
1、从需要掌握的理论、遇到的困难、解决的办法以及经验教训等方面进行总结。
【说明】
电子电路每次实验的提交都是会进行查重的，不过后面的三次实验都比电子秤要好通过的多，这个不必太担心，这里给出的代码提交都是100分，可以参考一下。
与本次实验相关的代码及报告等文件见以下链接：
通过网盘分享的文件：电子电路实验三.zip
链接：https://pan.baidu.com/s/1lVssy5tbf0vsWbuKl45Qaw
提取码：9785
一、实验目的
1.了解简易模型机的内部结构和工作原理。
2.分析模型机的功能，设计 8 重 3-1 多路复用器。
3.分析模型机的功能，设计 8 重 2-1 多路复用器。
4.分析模型机的工作原理，设计模型机控制信号产生逻辑。
二、实验内容
1.用 VERILOG 语言设计模型机的 8 重 3-1 多路复用器；
2.用 VERILOG 语言设计模型机的 8 重 2-1 多路复用器；
3.用 VERILOG 语言设计模型机的控制信号产生逻辑。
三、实验过程
1、8 重 3-1 多路复用器
A）创建工程（选择的芯片为 family=Cyclone II；name=EP2C5T144C8）
B）编写源代码
C）编译与调试（包含编译调试过程中的错误、警告信息以及资源消耗）
调试过程无错误
图示为警告信息
图示为资源消耗
D）RTL视图
视图分析及结论：
视图分析：
通过观察 RTL 视图可知：左侧为输入，右侧为输入，电路中有很多的元器件进行连接，如：比较器（输入相等输出 1，输入不相等输入 0）等，以及含有多路复用器 mux2_1，输入信号包括控制信号 s 以及 8 位数字信号 a、b、c，输出信号为 s 对 a、b、c 信号的选择，各个输出端口以及输入端口由导线相连接。
结论：
一个功能的实现需要多重门的处理，Verilog 中简单的代码对应的实际元件内部的结构原理十分复杂。
E) 功能仿真波形
结果分析及结论：
结果分析：
功能仿真是指不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证。由仿真波形可得，对于输入状态的变化，输出结果实时变化，没有延迟，其结果与电路设计的真值表的结果相对应。
当 s=00 或者 11 时，输出 t=a;
当 s=01 时，输出 y=b；当 s=10 时，输出 y=c；
结论：功能仿真操作简单，能体现和验证实验的功能，但忽略延迟的影响会使结果与实际结果有一定误差。
F) 时序仿真波形
结果分析及结论：
结果分析：
时序仿真是指在布线后进行，是最接近真实器件运行的仿真，它与特定的器件有关，又包含了器件和布线的延时信息。由波形可得，当输入状态发生改变时，输出结果并未同时改变，而是有一定延迟，同时由于输入状态的改变，导致电路出现“冒险”，导致输出结果并未与预期结果相同。
结论：
1、时序仿真可以用来验证程序在目标器件中的时序关系。同时考虑了器件的延迟后，其输出结果跟接近实际情况，但是考虑的情况过多，不容易操作，容易产生错误。
2、时序仿真不 仅反应出输出和输入的逻辑关系，同时还计算了时间的延时信息，是与实际系统更接近的一种仿真结果。不过，要注意的是，这个时间延时是仿真软件“估算”出来的。
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