数字IC后端设计实现之分段长clock tree经典案例

最近发现很多读者问到分段长clock tree的做法，小编今天给大家分享几个SoC芯片中复杂时钟结构设计的分段长clock tree的应用案例。希望对各位的学习和工作有所助益。

数字后端设计实现之时钟树综合实践篇

数字IC后端实现专家都具备哪些技能？（附后端面试宝典）

分段长clock tree案例一：

下图所示为大型SoC芯片典型时钟设计结构图。晶振IO会给整个SoC芯片提供24M参考时钟，再进入各个PLL进行时钟倍频，无毛刺时钟切换clock mux，clock gating，分频电路以及OCC电路，最终送到各个模拟IP或数字IP。

我们写sdc时会在晶振XIN_24M的输出XC端创建时钟（create_clock）。但它要去的地方有很多，default做clock tree时所有clock path分支都需要做balance的。这种工具行为肯定是不符合咱们设计预期的。因此，该案例需要使用分段长clock tree的方法来把整体clock tree长度做短。

这个话题之前在咱们社区知识星球上讨论过。小编把参考答案分享给大家。

主要处理方式是在各个功能模块最后一级的时钟输出端create_clock，create_generated_clock，并且在这些cell的输入端设置特殊的clock tree sink type，比如stop pin，ignore pin，floating pin，exclude pin等。