本文详细介绍了芯片设计中的时序优化，包括WNS & TNS、DC与DCG的区别、overconstrained的概念，以及max_transition、max_fanout、set_dont_touch、multi_vth、multi_bit等关键参数的设置。此外，还讨论了时钟管理、set_false_path、set_multicycle_path、input_delay、output_delay等时序约束和优化技术。
1. WNS & TNS
worst negative slack：最差slack值
total negative slack：所有负slack之和
2. DC & DCG
dc使用线性负载模型预估延迟，网表不含物理布局信息；
dcg在PR布局后，将子模块物理布局信息读入，使用milkway库进行综合。
3. overconstrained
MOSFET制造工艺随机性偏差，不同批次晶圆，同一晶圆不同芯片，同一芯片不同区域都可能存在偏差，生产出的芯片速度为正态分布。所以综合时对时钟加额外约束，DC一般过约30%，DCG对走线延时估计更加精确，一般过约10%即可。
4. max_transition & max_fanout
厂家工艺库cell输入引脚规定最大transition，连接线大于该值会有DRC违例，如果DRC违例，需要添加足够的buffer或更换驱动能力更高的单元。所以前期综合时往往需要约定更严格的max_transition来获得更好的时序。
最大扇出max_fanout属于DRC的另一条违例，同理需要前期的严格约定。
5. set_dont_touch & set_size_only
set_dont_touch表示子模块，cell，net等不希望工具修改或替换。当设计较大时，时钟复位信号会有较大扇出，工具自动在时钟复位网络上增加buffer以保证延迟在设定范围内，set_dont_touch_networ
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