逝年的博客

1.状态机的异步置位与复位异步置位与复位是与时钟无关的.当异步置位与复位到来时它们立即分别置触发器的输出为1或0，不需要等到时钟沿到来才置位或复位。把它们列入always块的事件控制括号内就能触发always块的执行，因此，当它们到来时就能立即执行指定的操作。状态机的异步置位与复位是用always块和事件控制实现的。先让我们来看一下事件控制的语法:事件控制语法@( <沿关键词 时钟信...

时序逻辑电路设计实例：[例1]触发器设计实例module dff( q, data, clk); output q; input data, clk; reg q; always @( posedge clk ) begin q = data; endendmodule[例2]. 电平敏感型锁存器设计实例之一module latch1( q, data, clk)...

可综合风格的Verilog HDL模块实例：1. 组合逻辑电路设计实例[例1] 八位带进位端的加法器的设计实例（利用简单的算法描述）module adder_8(cout,sum,a,b,cin); output cout; output [7:0] sum; input cin; input[7:0] a,b; assign {cout,sum}=a+b+cin;//位拼接en...

用Verilog HDL语言设计可综合的状态机的指导原则:因为大多数FPGA内部的触发器数目相当多，又加上独热码状态机（ one hot state machine)的译码逻辑最为简单， 所以在设计采用FPGA实现的状态机时往往采用独热码状态机(即每个状态只有一个寄存器置位的状态机)。建议采用case,casex,或casez语句来建立状态机的模型， 因为这些语句表达清晰明了，可以方便地从当前...

有限状态机有限状态机是由寄存器组和组合逻辑构成的硬件时序电路，其状态（即由寄存器组的1和0的组合状态所构成的有限个状态）只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态，究竟转向哪一状态还是留在原状态不但取决于各个输入值，还取决于当前所在状态。（这里指的是米里Mealy型有限状态机，而莫尔Moore型有限状态机究竟转向哪一状态只决于当前状态。）Mealy状态机：时序逻辑的输出不仅取...