weixin_42146650的博客

在没有用户手册的情况下，很难记住协处理器中每个寄存器的用处，不过考虑到ARM采用了硬件方式来解决TLB缺失，一般情况下并不需要直接使用指令对TLB进行操作，因此这种协处理器的控制风格也是无可厚非的。二、Cache的设计TLB只是加速了从虚拟地址到物理地址的转换，可以很快地得到所需要的数据（或指令）在物理内存中的位置，也就是得到了物理地址，但是，如果直接从物理内存中取数据（或指令），显然也是很慢的，因此可以使用在以前章节提到的Cache 来缓存物理地址到数据的转换过程。实际上，

对于一个n-way 超标量处理器，需要每周期同时解码n 条指令，为了“喂饱”后续流水线，避免流水线的浪费，取指阶段就需要在一个周期内至少icache 中取出n条指令，这n条指令称为。

上一篇介绍了cache的基本原理，在真实世界的处理器中。会采用更复杂的方法来提高cache的性能。写缓存（write buffer）、流水线（pipeline cache）、多级结构（multilevel cache）、victim cache 和预取（prefetching）等方法。对于乱序执行的超标量处理器来说，还有一些其他的方法来提高cache的性能，例如非阻塞cache、关键字优先和提前开始等方法。

在超标量处理器中，为了提高性能，处理器需要能够在每周期同时执行多条load/store指令，这需要一个多端口的D-cache，以便能够支持多条load/store指令的同时访问，因此多端口的D-cache是在超标量处理器中必须要面对的问题，其实在超标量处理器中，有很多部件都是多端口结构的，例如寄存器堆（Register file）、发射队列（issue Queue）和重排序缓存（ROB）等。

在超标量处理器中，有2部分直接影响性能：分支预测和cache。了解cache的基本结构及cache一致性对CPU设计者来说是必不可少的。本篇笔记就从cache 概念入手，介绍关于cache 一般设计的相关知识，本合集会持续更新CPU设计相关知识，为CPU设计者提供参考。