用Simulink搭建一个信号发生器（累加器）

领导让我学simulink然后写个教程，现在跑路了，感觉以后也用不上，不发出来感觉白写了（

本文首先介绍了自动控制原理中的开环系统与闭环系统的概念、然后介绍了Simulink中的部分简单模块（信号发生器、传递函数模块和示波器等），最后进行了具体的仿真模型搭建。

https://blog.csdn.net/zouxu634866/article/details/106274511

在离散系统中，我们经常会遇到需要存储上一时刻的变量。比如y（k-1），然后用在当前时刻的运算里，这个时候我们就需要一个模块能够存储上一时刻的y（k-1），这个模块就是memory模块。一个很典型的例子就是用memory模块实现一个离散变量从初始时刻到现在时刻的累加和： 说明：这个模型的memory模块在第一时刻存储的为0，在第二时刻存储的是y（1），在第三时刻存储的是y（2）+y（1），。。。。。。这样结合求和模块就实现了累加和功能。 补充，我们可以用这个模块模拟simulink中的离散积分器模块： 上

  一，临摹对象 stateflow模型：sf_abstemporal_enable       二，问题现象 拖入Signal Builder 模块后，默认的信号波形是这样的： 但官方例程中的信号是这样的：   每一步很简单，只需要把第一个脉冲往左边移一点即可。   可是，如何让信号在第5秒时变为1呢？ 思路很简单，就是要把最后一条线切开，再拖动一下。但...

Simulink模块库介绍（一）——信号源模块库目录Clock模块Digital Clock模块Band-Limited White Noise模块 目录 simulink模块库中提供了丰富的信号源模块组。逐一介绍，算是对之前做个总结吧 Clock模块 通过时钟模块，输出的时间作为判断呢，如下图，前2s之前为高斯白噪声，后2s为正弦曲线，共计10s。 Digital Clock模块 数字时钟模块主要用于离散系统的计时，sample time表示采用时间，如下图：分别是1s和0.5s的采样时间 Band-

PLC信号发生器(SCL语言)的详细介绍请参看下面文章PLC信号发生器(博途SCL)_RXXW_Dor的博客-CSDN博客信号发生器的应用请参看下面的博客文章，在演示滤波器的作用时，我们可能也会用到信号的叠加等。博途PLC滤波指令 Filter_PT1、Filter_PT2、Filter_DT1详细使用说明（含Simulink+博途PLC仿真）_RXXW_Dor的博客-CSDN博客博途S7-1200/1500PLC的PID控制和详细使用说明，请参看下面的文章链接，这里不再赘述。

DDS信号发生器采用直接数字频率合成（Direct Digital Synthesis，简称DDS）技术，把信号发生器的频率稳定度、准确度提高到与基准频率相同的水平，并且可以在很宽的频率范围内进行精细的频率调节。采用这种方法设计的信号源可工作于调制状态，可对输出电平进行调节，也可输出各种波形。DDS（Direct Digital Synthesis）直接数字频率合成技术由USA J.Tierncy首先提出。它是一种以数字信号处理理论为基础，从相位概念出发直接合成所需波形的一种新的全数字技术的频率合成方法。

要生成标量信号，请使用标量指定波形参数。波形参数的每个元素会影响输出信号的对应元素。例如，幅值向量参数的第一个元素确定输出脉冲向量的第一个元素的幅值。Simulink 不能使用定步长求解器来计算基于时间的脉冲发生器的输出。如果为包含基于时间的脉冲发生器的模型指定定步长求解器，Simulink 将计算基于。在基于时间的模式下，Simulink仅在输出实际发生变化时才计算模块输出。，请选择步长，使周期、相位延迟和脉冲宽度（以秒为单位）等于求解器步长的整数倍。此模块不支持产生常量输出信号的基于时间的配置。