
Verilog代码题
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芯光点点
这个作者很懒,什么都没留下…
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【Verilog代码题】任意整数分频
题目要求 设计一个module,实现任意整数分频,含奇数和偶数,要求占空比为50%,如3分频、4分频,要求分频参数可配置。 以3分频为例,表示分频后的时钟周期是原时钟周期的3倍,即高电平和低电平时间各占1.5个周期,波形如下: 解题思路 为了实现题目要求,实际上是将我前两篇任意奇数分频和任意偶数分频的一个综合,在两块分别实现后,只需要加一个选择语句就可以了: assign out_clk = (N == 1'b1) ? clk :(N[0] ? out_clk_odd : out_clk_even);原创 2022-05-20 17:24:55 · 1278 阅读 · 0 评论 -
【Verilog代码题】任意偶数分频
题目要求 设计一个module,实现任意偶数分频,要求占空比为50%,如4分频、6分频,要求分频参数可配置。 以4分频为例,表示分频后的时钟周期是原时钟周期的4倍,即高电平和低电平时间各占2个周期,波形如下: 解题思路 为了实现目标波形,需要用到一个计数器cnt来计数基本时钟周期,如4分频,则数两个时钟周期,然后进行输出翻转,如下图所示: 图中:绿色表示输入信号,橙色表示中间变量,红色表示输出信号。 代码实现 module divider_even_n #( parameter N = 3原创 2022-05-20 15:52:49 · 515 阅读 · 0 评论 -
【Verilog代码题】任意奇数分频
题目要求 提示:这里可以添加本文要记录的大概内容: 例如:随着人工智能的不断发展,机器学习这门技术也越来越重要,很多人都开启了学习机器学习,本文就介绍了机器学习的基础内容。 提示:以下是本篇文章正文内容,下面案例可供参考 解题思路 示例:pandas 是基于NumPy 的一种工具,该工具是为了解决数据分析任务而创建的。 代码实现 data = pd.read_csv( 'https://labfile.oss.aliyuncs.com/courses/1283/adult.data.csv') p原创 2022-05-02 01:29:50 · 739 阅读 · 2 评论