【嵌入式】FPGA的的NIOS-II开发入门

一、实验准备

实验目的：

学习 Quartus-II 、Platform Designer、Nios-II SBT 的基本操作；初步了解 SOPC 的开发流程，基本掌握 Nios-II 软核的定制方法；掌握 Nios-II 软件的开发流程，软件的基本调试方法。
完成以下实验：

• 1.流水灯显示
• 2.串口循环输出“Hello Nios-II”字符串到笔记本电脑

实验环境：

• 硬件：PC机、DE2-115 FPGA实验开发平台
• 软件：Quartus II、Platform Designer、Nios II SBT

二、硬件设计

1、添加元件

1）工程创建

创建工程，开发板选择【EP4CE115F29C7】

【Tools】→【Qsys】

【File】→【Save】

双击【clk_0】，设置为50000000（50M）

2）CPU

左侧【Library】中，找到【Embedded Processors】→【Nios II Processor】，点击【Add】添加

保持默认，点击【Finish】即可
将nios2_qsys_0 重命名为 cpu

将 cpu 的 clk 和 reste_n 分别与系统时钟 clk_0 的 clk 和 clk_reset 相连（点击空心圆圈即可）

注意模块命名规范：

• 名字最前面应该使用英文
• 能使用的字符只有英文字母、数字和下划线“_”
• 不能连续使用“”符号，在名字的最后也不能使用“”

3）Jtag uart

jtag uart 接口是 Nios II 嵌入式处理器新添加的接口元件，通过内嵌在 Intel FPGA 内部的 JTAG 电路，可以实现在 PC 主机与 Qsys 系统之间进行串行字符
流通信。

【Library】→【Interface Protocols】→【Serial】→【JTAG UART】→【Add】

保持默认，【Finish】
将 jtag-uart_0 重命名为 jtag-uart

连线，clk—clk，reset—clk_reset，avalon_jtag...—data_master

4）On-Chip Memory(RAM)核

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