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RSS订阅原创 SM4加解密算法的电路设计
本文参考了SM4的相关标准文档，在数字电路上实现了SM4加解密算法，并用Verilog编写了简单的testbench，然后使用QuestaSim对设计的电路进行了仿真，验证了电路功能的正确性。考虑到32个轮密钥是依次生成的，且加密明文时每一轮轮操作需要的轮密钥都是当前的轮密钥，所以同时设计了两个轮函数分别处理轮密钥的生成和明文的加密，即每生成一个轮密钥就将该轮密钥输出给明文加密部分进行加密，从而将先生成32个轮密钥然后再进行加密的64个时钟周期消耗减少到了32个时钟周期，大大减少了运算时间。
2024-02-11 20:49:13
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原创 三种常见平方根算法的电路设计及Verilog实现与仿真
本文实现的算法是二分法、牛顿迭代法、逐次逼近法，设计好电路后用Verilog描述并用Modelsim或者Verilator进行仿真得到波形结果。在使用Verilog描述电路前必须做到心中有电路，这是采用HDL设计数字电路的前提。数字电路根据功能大体上可以分为数据通路和控制通路，至于先设计哪一部分取决于总体电路的功能是偏向数据处理运算还是偏向控制。根据简介和说明将对以上三种算法进行电路设计并用Verilog描述。
2023-04-29 09:10:17
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原创 使用Verilator仿真基于Verilog编写的testbench并用GTKWave查看波形
Verilator是一个开源的Verilog、SystemVerilog仿真EDA。它进行仿真的第一步称为“verilate”，将编写好的.v/.sv文件转化成为C++编写的类和方法。第二步则是建立C++运行环境wrapper file，在里面编写的main函数用于例化第一步里生成的和Verilator自带的仿真不可缺少的类，之后运行Verilator得到make文件.mk。第三步则是用make命令调用外部编译器（gcc等）编译生成的.mk文件，得到可执行文件。
2023-04-20 08:00:00
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空空如也
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