VERILOG和VHDL语法对比字典

最新推荐文章于 2024-07-30 12:29:09 发布

qxm96

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文章标签： fpga开发

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前言

写代码的时候，经常遇到VHDL的代码和Verilog代码混用的情况。因为，平时接触VHDL，或者Verilog少就会导致工作效率变低。这个帖子是平时工作的一些心得。

废话不多说，上活

看RTL代码，往往第一件事是看结构

Verilog的结构相比大家都很熟。

下面把VHDL 的语法结构与Verilog的语法结构对比，做成一个字典，方便大家读代码

Verilog

VHDL

module（）

entity xxx is

port（A: in std_logic）；

end entity

时序逻辑，或者组合逻辑

always@()begin

A<=B

end

时序逻辑，或者组合逻辑

process()

begin

A<=B

end process;

组合逻辑

assign A=B；

组合逻辑

A<=B；

例化

原件名 XXX

#（.A (A)

）

（ .B &

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