xilinx vivado 除法器 divider generator v5.1 资源占用对比

已于 2024-12-10 17:04:05 修改
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文章标签： fpga开发 算法
于 2024-12-10 16:48:26 首次发布
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被除数dividend signed 64位
除数divisor signed 32位
商 data_out signed 64位
小数部分F signed 8位

以下设置为：

  • 最小延迟7
  • High Redix
    最小延迟7个时钟-资源占用
    最小延迟7个时钟-仿真
    以下设置为：
  • 最大延迟39
  • High Redix
    最大延迟39个时钟-资源占用

最大延迟39个时钟-仿真
总结：控制其他变量，只改变延迟的情况下，延迟大的除法器用了更多的资源（并没有用时间换空间的感觉，不太合理的样子。感觉上有我还不清楚的猫腻，比如走线和时序。如果延迟选择auto，则默认最高延迟39）

Mulun_Zhu
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